一种提高uis能力的超结mosfet制造方法
阅读说明：本技术 一种提高uis能力的超结mosfet制造方法 (Super junction MOSFET manufacturing method for improving UIS capability ) 是由 秦芳莉 韩廷瑜 何云 梁路 陈会治 罗顶 于 2021-02-20 设计创作，主要内容包括：本发明涉及一种提高UIS能力的超结MOSFET制造方法,该方法首先在衬底的外延层上形成P型柱和P型体区,在形成源区之前先从注入窗口处注入高剂量的P型杂质但并不退火作业,然后按现有工艺方法注入N型杂质形成源区；由于在源区形成前注入窗口没有隔离侧墙横向遮挡,有利于高剂量被注入的P型杂质横向扩散,借助源区形成时的退火作业将第二次注入的P型杂质向深度方向推进,这样就增大了高浓度P型杂质的面积分布,有利于降低BJT的基区电阻；在源区以及栅极侧壁的隔离侧墙形成后,第三次注入高剂量的P型杂质并退火,先后第二次和第三次P型杂质的注入增加了基区的掺杂浓度,也可以令基区电阻显著降低,达到提高器件UIS能力的目的。(The invention relates to a super junction MOSFET manufacturing method for improving UIS capability, which comprises the steps of firstly forming a P-type column and a P-type body region on an epitaxial layer of a substrate, injecting high-dose P-type impurities from an injection window without annealing operation before forming a source region, and then injecting N-type impurities according to the existing process method to form the source region; because the injection window is not transversely shielded by the isolation side wall before the source region is formed, the high-dose injected P-type impurities can be transversely diffused, and the second-time injected P-type impurities are pushed to the depth direction by virtue of the annealing operation during the formation of the source region, so that the area distribution of the high-concentration P-type impurities is increased, and the base region resistance of the BJT can be reduced; after the isolation side walls of the source region and the side wall of the grid electrode are formed, high-dose P-type impurities are injected for the third time and annealed, the doping concentration of the base region is increased by injecting the P-type impurities for the second time and the third time, the resistance of the base region can be obviously reduced, and the purpose of improving the UIS (integrated optical system) capability of the device is achieved.)
技术领域
本发明涉及半导体技术领域，具体涉及一种提高UIS能力的超结MOSFET制造方法。
背景技术
UIS（Unclamped Inductive Switching）即“非箝位感性负载开关过程”，UIS能力是衡量功率器件可靠性的重要指标。对于功率器件要求在UIS中具有较高的雪崩耐量，也即具有较高的抗UIS雪崩击穿能力，这是由于UIS条件下储存在感性负载中的能量在关断时要求由功率MOS晶体管全部释放，这时电路中很高的电流应力很容易导致器件失效。
研究表明，MOSFET体内有一个天然的寄生三极管（BJT），以N型MOSFET为例，N-型外延层、P+有源区和N+有源区构成了一个NPN型三极管，位于N-型外延层与N+有源区之间的P+有源区作为三极管的基区。通过对UIS失效模式及机理的研究分析可知，导致器件UIS雪崩损坏的其中一个原因就是这个寄生BJT导通造成的损坏。寄生BJT的开启会不断放大器件内的雪崩击穿电流，进而使结温升高，最终导致器件热烧毁失效。因此，抑制该寄生BJT导通是提高功率MOSFET可靠性的重要措施。
超结MOSFET器件是近年来出现的一种重要的功率器件，它的基本原理是电荷平衡原理，通过在普通功率MOSFET的漂移区中引入彼此间隔的P柱和N柱的超结结构，大大改善了普通MOSFET的导通电阻与击穿电压之间的折中关系。抗UIS失效能力同样是评价超结MPSFET器件可靠性的重要指标，提高超结MOSFET的抗UIS失效能力的普遍方式是减小寄生BJT的基区电阻，即用高能量的硼注入或深扩散减小功率MOSFET的N+源区下的P型体区（P-body）电阻，注入的高能量硼在P型体区内形成P+ deep body区，从而降低寄生BJT的基区电阻，抑制其开启，目前该方法已在工业界被广泛采用。
降低基区电阻时，增加P+ deep body区的掺杂浓度和面积是有效的方法，但是通常P+ deep body区的形成是在栅极侧壁形成隔离侧墙（通常将隔离侧墙简称为Spacer）之后进行，由于Spacer的存在，使得注入窗口变小，Spacer横向尺寸影响下限制了P+ deepbody区的横向扩展，则P+ deep body区的面积无法达到理想的状态，这就限制了超结MOSFET的UIS能力。有鉴于此，发明人对超结MOSFET的制造工艺进行了改进，通过工艺调整消除了Spacer横向尺寸的影响，使得UIS能力得以提高，本案由此而生。
发明内容
本发明公开一种提高UIS能力的超结MOSFET制造方法，在不改变器件面积以及未对超结MOSFET其他参数造成影响的前提下，改善了超结MOSFET的UIS能力。
为了实现上述目的，本发明所采用的技术方案为：
一种提高UIS能力的超结MOSFET制造方法，包括如下步骤：
步骤1：在第二导电类型衬底表面形成第二导电类型外延层，在第二导电类型外延层中形成自表面向深度方向延伸的多个间隔的第一导电类型柱；
步骤2：在第二导电类型外延层表面依次形成栅氧化层和多晶硅层，刻蚀所述多晶硅层形成栅极，相邻栅极之间形成第一注入窗口，通过第一注入窗口第一次注入第一导电类型杂质并进行第一次退火形成第一导电类型体区；
步骤3：通过第一注入窗口第二次注入第一导电类型杂质，不进行退火作业；
步骤4：涂覆光刻胶，并形成光刻胶图形，所述光刻胶图形和所述栅极侧壁形成第二注入窗口，通过第二注入窗口注入第二导电类型杂质并进行第二次退火以形成源区，该第二次退火使第二次注入的第一导电类型杂质扩散；
步骤5：去除光刻胶；
步骤6：在栅极侧壁形成隔离侧墙。
进一步，所述步骤6中的第一注入窗口两侧的隔离侧墙之间形成第三注入窗口，通过第三注入窗口第三次注入第一导电类型杂质并进行第三次退火。
进一步，所述第三次注入的第一导电类型杂质浓度大于或等于第二次注入的第一导电类型杂质浓度。
进一步，所述第二次注入的第一导电类型杂质浓度高于第一次注入的第一导电类型杂质浓度。
进一步，所述第二导电类型外延层的掺杂浓度低于第二导电类型衬底的掺杂浓度。
进一步，所述第二导电类型衬底为N型硅衬底，第二导电类型外延层为N型硅外延层，第一导电类型为P型。
进一步，所述隔离侧墙为氧化硅层。
进一步，第二次注入第一导电类型杂质的注入能量小于第一次注入第一导电类型杂质的注入能量，且第三次注入第一导电类型杂质的注入能量小于第二次注入第一导电类型杂质的注入能量。
本发明所公开的超结MOSFET制造方法，在第一次注入第一导电类型杂质并退火形成P型体区后，先不进行源区的离子注入，而是通过第一注入窗口进行第二次第一导电类型杂质注入，并且不进行退火作业，此时栅极侧壁的隔离侧墙尚未形成，不会形成横向遮挡，第一注入窗口较大，有利于第二次注入的第一导电类型杂质的横向分布，借助源区形成时的退火作业令第二次注入的第一导电类型杂质扩散，这样就增大了高浓度第一导电杂质的分布面积，有利于降低寄生BJT基区的电阻；本发明在形成P型体区，先后通过两次第一导电类型杂质的注入进一步增加了寄生BJT基区的掺杂浓度，也可以令寄生BJT基区电阻显著降低。本发明所公开的制造方法，是在未改变器件面积的前提下，也未增加退火作业次数的情况下而设计的，达到了降低寄生BJT基区电阻、不显著增加制造成本、提高超结MOSFET器件UIS能力的目的。
附图说明
图1为采用本发明的制造方法完成P柱和P型体区后的器件结构示意图；
图2为完成第二次注入P型杂质后的器件结构示意图；
图3为形成N型源区后的器件结构示意图；
图4为完成第三次注入P型杂质后的器件结构示意图；
图5为本发明实施例中超结MOSFET制造方法的流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
本实施例公开一种提高UIS能力的超结MOSFET制造方法，其中对于现有技术中制造超结MOSFET的常规工艺环节本实施例有部分内容予以省略，本实施例仅对与发明目的相关的工艺环节展开重点说明。本实施例提及的超结MOSFET是以平面栅深槽超结MOSFET为例，其制造工艺如图5所示，制造过程中在不同阶段形成的器件结构展示如图1至图4所示。
首先选择好半导体衬底1，然后在衬底1表面形成与衬底1导电类型相同的外延层2，外延层2的掺杂浓度低于衬底1的掺杂浓度，在本实施例中选择N型硅衬底和N型硅外延层为例进行说明。平面栅深槽超结MOSFET制造方法如下：
步骤1）：形成P型柱。
在衬底1表面形成N型外延层，在N型外延层中形成自表面向深度方向延伸的多个间隔的P型柱3。
本实施例中P型柱3不穿透N型外延层，P型柱可通过常规的深槽外延填充或者在衬底1上多次外延注入p型区退火形成，这两种方法都是本领域常规的工艺，在此不赘述。
步骤2）：第一次P型杂质注入形成体区。
在N型外延层表面依次形成栅氧化层和多晶硅层，刻蚀所述多晶硅层形成栅极5，相邻栅极5之间形成第一注入窗口11，通过第一注入窗口11第一次注入P型杂质并进行第一次退火形成P型体区4。
本实施例中，第一注入窗口11的宽度和P型柱的宽度相同，但本发明不限于此，根据器件结构的设置，第一注入窗口的宽度略大于或略小于P型柱的宽度也可以，优选地，第一次P型杂质地注入能量为60kev~100kev。
上述步骤1）至步骤2）为目前平面栅深槽超结MOSFET常规工艺过程，上述步骤完成后器件的结构如图1所示。按照现有制造方式，接下来应该进行N型源区的形成过程，而本发明将后续工艺步骤进行了调整，即在源区形成之前，先通过离子注入高浓度P型杂质进一步提高P型体区4的掺杂浓度，后续步骤如下：
步骤3）：第二次P型杂质注入，不进行退火作业。
P型体区4形成后，通过第一注入窗口11第二次注入P型杂质，优选地，第二次P型杂质的注入能量小于第一次P型杂质的注入能量，优选地，第二次P型杂质的注入能量为40kev~80kev，优选地，此环节注入的P型杂质浓度要高于第一次注入的P型杂质。完成第二次注入P型杂质后先不进行退火作业，避免增加退火次数带来的成本提高，也避免额外增加热过程对器件参数造成影响，此步骤完成后器件结构如图2所示。
之所以选择利用第一注入窗口11注入高浓度P型杂质，是考虑到此刻栅极5的侧壁尚未形成隔离侧墙9，第一注入窗口11的横向尺寸较大且没有横向遮挡，有利于被注入的高浓度P型杂质在后续退火中的横向扩展，即便在原有工艺条件下高浓度P型杂质的纵向推进深度保持不变，相比于现有的工艺而言，最后形成的第二次注入P型杂质区6的面积也会增大，使得超结MOSFET内部寄生BJT的基区电阻得以降低。另外，本实施例借助原有实现P型体区4的第一注入窗口11来达到提高器件UIS的目的，也是考虑到不额外增加开设注入窗口的工序，之所以不采用将注入窗口特意增大的做法，是考虑不改变原有器件的面积，也不对器件特性参数造成影响。
步骤4）：注入N型杂质并退火形成源区。
涂覆光刻胶7，并形成光刻胶图形，所述光刻胶图形和所述栅极侧壁形成第二注入窗口12，通过第二注入窗口12注入N型杂质并进行第二次退火以形成源区8，该第二次退火使第二次注入的P型杂质扩散。完成此步骤后器件结构如图3所示。
其中，第二注入窗口具体地可以通过以下方式形成，在整个晶圆表面涂覆光刻胶7，此时第一注入窗口11内也被光刻胶7所填充，需要通过光刻方式予以去除，即仅保留位于第一注入窗口11中部的光刻胶7，两侧的光刻胶7去除干净，中部的光刻胶7与两侧栅极5侧壁之间形成了第二注入窗口12。
步骤5）：在栅极侧壁形成隔离侧墙。
步骤5.1）：去除光刻胶。
将栅极5表面的光刻胶7连同第一注入窗口11处保留的光刻胶7一起去除掉。
步骤5.2）：在栅极侧壁形成隔离侧墙。
在栅极5表面以及侧壁形成隔离层，栅极5侧壁的隔离层作为隔离侧墙9，本实施例中隔离侧墙9为氧化硅层。目前的平面栅超结MOSFET工艺中，形成隔离侧墙9后才进行高浓度P型杂质掺杂从而对P型体区4的浓度进行提高，因为此时由于隔离侧墙9的横向遮挡，会造成被注入的高浓度P型杂质横向分布受阻，因而目前的工艺对器件UIS能力的提升效果并不理想。本发明将高浓度P型杂质的注入环节提前到源区8形成之前已经完成，完成步骤5）后，常规工艺是形成金属接触孔区域，并对金属接触孔区域沉积金属层，以便形成金属电极。但本发明的目的就是为了提高器件的UIS能力，因此，在执行完步骤5）后，又进行了第三次高浓度P型杂质的注入，即形成金属电极前继续执行步骤6）。
步骤6）：第三次P型杂质注入并退火。
隔离侧墙9形成后，第一注入窗口11两侧的隔离侧墙9之间形成第三注入窗口13，通过第三注入窗口13第三次注入P型杂质并进行第三次退火。在第二次注入P型杂质区6内形成第三次注入P型杂质区10，优选地，第三次P型杂质的注入能量小于第二次P型杂质的注入能量，优选地，第三次P型杂质的注入能量为30 kev ~60kev，优选地，第三次注入的P型杂质浓度大于或等于第二次注入的P型杂质浓度。通过第三次退火使第三次注入的P型杂质扩散。本发明经过三次高浓度P型杂质的注入，可以进一步提高P型杂质分布区域的掺杂浓度和面积，能够进一步降低寄生BJT的基区电阻，从而器件的UIS能力提高效果变得显著。此步骤完成后器件结构如图4所示。
步骤7）：按现有工艺完成金属电极形成。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。
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