一种在位线结构中设置有传输门的sram及存取提升方法
阅读说明：本技术 一种在位线结构中设置有传输门的sram及存取提升方法 (SRAM with transmission gate in bit line structure and access promotion method ) 是由 程旭 王传政 喻明艳 韩晓磊 于 2020-12-14 设计创作，主要内容包括：本发明提出一种在位线结构中设置有传输门的SRAM及存取提升方法,该SRAM包括：多个存储单元,组成存储阵列；每个个存储单元包括外围驱动电路,字线WL、锁存器,以及位线；所述位线包括位线BL、和位线其中,在位线的预定位置处插入一个双向传输门,以所述双向传输门为节点,将位线截为两段,使得靠近读出放大器一侧位线寄生RC降低,提升存取速度。(The invention provides an SRAM with a transmission gate in a bit line structure and an access improving method, wherein the SRAM comprises: a plurality of memory cells forming a memory array; each memory cell includes a peripheral driver circuit, a word line WL, a latch, and a bit line; the bit lines include bit line BL and bit line A bidirectional transmission gate is inserted at a preset position of a bit line, the bit line is divided into two sections by taking the bidirectional transmission gate as a node, so that the bit line parasitic RC close to one side of a sense amplifier is reduced, and the access speed is improved.)
技术领域
本发明涉及计算机数据存储领域，尤其涉及一种在位线结构中设置有传输门的SRAM及存取提升方法。
背景技术
静态随机存取存储器(SRAM)大量用于CPU等现代数字系统中，主要用作二级缓存来协调CPU和内存的工作速度。随着半导体工艺的进步，MOSFET的工作频率大幅提升，由MOSFET构成的门电路(标准单元)的开关速度，以及由基本的标准单元构成的CPU运算部件的运算速度也得以大幅提升。但是由于作为缓存的SRAM特殊的存取结构以及CPU对SRAM存储容量的要求，SRAM的存取速度并未像门电路那样得到同比例提升，因此限制了CPU的整体运算速度。SRAM已成为实现高速CPU的限制因素，在RTL到门级网表的设计综合中，往往由于SRAM的存取时间长而不能满足时序要求，不得不增加时钟的等待时间，降低了数字运算系统的速度。因此高速CPU需要高速SRAM作为支撑。
一个典型的SRAM 6管存储单元如图1所示，由存储单元组成的NRow x 1Column的存储阵列如图2所示。
SRAM的工作原理如下：
数据写入：SRAM外围驱动电路将位线BL驱动到高电位“1”，到低电位“0”，字线WL变为高电平使传输管M5和M6导通，将拉到低电平并通过M1～M4构成的锁存器将“1”存入Q节点；同理若将BL驱动到低电平“0”，则“0”将存入Q节点
数据读出：BL和被预充电到高电平，字线WL变高电平使传输管M5和M6导通。若存储的是“1” 将被导通的M5和M1拉到地电位，BL则由于和Q基本等电位而不变化，两个位线形成的电压差被外围的读出放大器放大输出，存储的“1”被读出；同理若存储的为“0”(Q＝“0”)，为负值，读出放大器输出为“0”。
从上述SRAM读写原理可以看出，无论是写操作还是读操作，主要是通过改变位线的电位值实现：通过外围驱动器将位线电位拉低，进而将存储节点Q或电位拉低来改变由M1～M4组成的锁存器状态，实现写入操作；通过存储“0”电平侧的下拉NMOS管M1或M3将位线电位拉低，形成位线电位差ΔV，再由读出放大器检测输出，实现读操作。无论读写操作，都有对位线充电或放电的过程，位线本身金属层的寄生电阻、电容以及其连接的传输管M5、M6的漏极寄生电容都将对位线冲放电速度有影响，也就影响了SRAM读写速度。如图3所示存储单元寄生电阻电容。
图4所示为位线带寄生RC的Nrow*1column SRAM阵列。位线的长度取决于行地址的大小，例如一个1Mbit SRAM，在综合平衡行译码、列译码和块译码所占物理面积以使整个SRAM物理长宽比接近1时，分配的行地址为10位，意味着一列(1Column)有1024个存储单元，位线长度＝1024x单元高度，位线寄生RC简化电路如图5
读操作开始时，预充电MOSFET M0关闭，存储在位线上的静态电荷通过被选中存储单元的M1或M3管放电到地，一对位线形成ΔV输出送到读出放大器的输入。离读出放大器最远端的存储单元Row1023由于位线寄生RC最大因而所需放电时间最长，读出时间也最长。SRAM的读出时间取决于Row1023的读出时间。
发明内容
为了解决上述技术问题，本发明采用了一种在位线结构中设置有传输门的SRAM及存取提升方法，所述带有传输门的位线结构，通过外部选通控制信号，使SRAM中1/2的存储单元(或其它比例，依需求而定)的存取速度比采用相同工艺、传统设计结构的SRAM提升近一倍。在一个SRAM里，这些部分地址寻址的高速存储单元用于满足对SRAM速度有极限要求的场合，同时以舍弃剩余部分低速存储单元的芯片面积为代价；当不需要高速存取模式时，可去选选通信号使SRAM恢复正常存取状态。
本发明的技术方案为：一种在位线结构中设置有传输门控制单元的SRAM，该SRAM包括：
多个存储单元，组成存储阵列；
每个个存储单元包括外围驱动电路，字线WL、锁存器，以及位线；
所述位线包括位线BL、和位线
其中，在位线的预定位置处插入一个双向传输门，以所述双向传输门为节点，将位线截为两段，使得靠近读出放大器一侧位线寄生RC降低，提升存取速度；其中临近读出放大器和数据写入驱动器的部分：因其位线寄生RC减少，对应的单元存取速度加快，定义为高速存取单元；远离读出放大器和数据写入驱动器的部分，或者临接高速存取部分是正常速度存取部分；
在双向传输门的两端加熔断丝并联结构，在不需要SRAM加速模式时，熔断丝将传输门短路；启用SRAM加速模式时，熔断丝熔断，传输门启用。
进一步的，高速存取区域的大小由行地址段来划分，高速存取区域对应低位行地址段，正常存取速度部分对应高位行地址；对一个M位行地址(AM-1～A0)的存储阵列，若AM-1＝0选通高速存取部分，对应的剩余行译码地址为AM-2～A0，高速区域大小为整个SRAM的1/2，双向传输门插入到字译码地址为WL＝2M-1-1和2M-1之间的位线上；若AM-1AM-2＝00选通高速存取部分，对应的剩余行译码地址为AM-3～A0，高速区域大小占整个SRAM的1/4，双向传输门插入到字译码地址为WL＝2M-2-1和2M-2之间的位线上。
进一步的，传输门由一对PMOS和NMOS构成，保证传输门在导通时位线两侧的电位相等。
进一步的，传输门的开和关由外部存取速度选择信号HS_Strobe控制，HS_Strobe为高电平时，传输门关闭，高速模式开启；HS_Strobe为低电平，传输门导通，高速模式关闭。
进一步的，在HS_Strobe有效，即等于“1”时，传输门的开和关由SRAM外部写使能WE和读使能RE信号控制；写使能或读使能有效时，传输门关闭；写使能和读使能都无效时，传输门导通；写使能和读使能不能同时有效。
进一步的，在传输门的两端加熔断丝并联结构，在不需要SRAM加速模式时，熔断丝将传输门短路；启用SRAM加速模式时，熔断丝熔断，传输门启用。
根据本发明的另一方面，提出一种通过在位线结构中设置传输门控制单元提升SRAM存取的方法，所述SRAM包括多个存储单元，组成存储阵列；每个个存储单元包括外围驱动电路，字线WL、锁存器，以及位线；所述位线包括位线BL、和位线包括如下步骤：
在位线的预定位置处插入一个双向传输门，以所述双向传输门为节点，将位线截为两段；
其中，在位线的预定位置处插入一个双向传输门，以所述双向传输门为节点，将位线截为两段，使得靠近读出放大器一侧位线寄生RC降低，提升存取速度；其中临近读出放大器和数据写入驱动器的部分：因其位线寄生RC减少，对应的单元存取速度加快，定义为高速存取单元；远离读出放大器和数据写入驱动器的部分，或者临接高速存取部分是正常速度存取部分；
在双向传输门的两端加熔断丝并联结构，在不需要SRAM加速模式时，熔断丝将传输门短路；启用SRAM加速模式时，熔断丝熔断，传输门启用。
进一步的，传输门的开和关由外部存取速度选择信号HS_Strobe控制，HS_Strobe为高电平时，传输门关闭，高速模式开启；HS_Strobe为低电平，传输门导通，高速模式关闭。
进一步的，在HS_Strobe有效，即等于“1”时，传输门的开和关由SRAM外部写使能WE和读使能RE信号控制；
写使能或读使能有效时，传输门关闭；写使能和读使能都无效时，传输门导通；写使能和读使能不能同时有效。
有益效果：
本发明在基本不改变原SRAM结构(bitcell，译码，行列设置，读出放大器等)的前提下，通过在位线上适当位置插入传输门(开关)的方式阻断位线上的寄生RC，提高存取速度。对任何速度、确定行列结构的SRAM，采用此方法仍能使存取速度提升近50％(1/2位线长度)或近75％(1/4位线长度)，以放弃部分存储单元的使用为代价。该发明给出了加速/常规模式选项，极大方便了对SRAM存取速度有极端要求的场合(如SRAM为时序瓶颈时)对适当的SRAM的选取。
附图说明
图1：传统的SRAM6管单元；
图2：N行1列的SRAM；
图3：SRAM单元寄生电阻电容；
图4：位线带寄生RC的SRAM阵列；
图5：位线寄生RC简化电路；
图6：传输门原理图；
图7：位线插入传输门示意图；
图8：传输门插入1/2列长度位置示意图；
图9：高速存储模式传输门控制原理图；
图10：传输门熔断丝原理图；
图11(a)：常规位线结构放电测试原理图；
图11(b)：插入传输门的特殊位线结构测试原理图；
图12(a)：两种位线结构位线放电仿真波形；
图12(b)：两种位线结构位线放电仿真波形。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅为本发明的一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域的普通技术人员在不付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明提出一种在位线结构中设置有传输门控制单元的SRAM，通过控制传输门的开闭，能提高SRAM的存取速度，该SRAM包括：
多个存储单元，组成存储阵列；
每个个存储单元包括外围驱动电路，字线WL、锁存器，以及位线；
所述位线包括位线BL、和位线
其中，在位线的预定位置处插入一个双向传输门，以所述双向传输门为节点，将位线截为两段，使得两段的位线长度和寄生RC大幅减少；
所述SRAM还包括读出放大器和数据写入驱动器，与SRAM中的存储单元连接；
进一步的，临近读出放大器和数据写入驱动器的部分(临近读出放大器的存储单元将放大器输入端处位线电位放电到ΔV的时间比第二第三及后续更远处的存储单元所需的放电时间都要短，因此读出速度最快；传输门将位线分为上下两部分，笼统地说靠近读出放大器的存储单元部分读取速度比上方存储单元部分要快；若传输门关闭，这部分存储单元，由于其位线寄生RC大幅减小，总体读取速度大幅提升)，因其位线寄生RC减少，对应的单元存取速度加快，定义为高速存取单元；远离读出放大器和数据写入驱动器的部分，或者临接高速存取部分(图8)是正常速度存取部分；具体实现方法为：
在位线上插入一个双向传输门，将位线截为两段，两部分的位线长度和寄生RC大幅减少(图7)
靠近读出放大器和数据写入驱动器的部分，因其位线寄生RC减少，对应的单元存取速度加快，定义为高速存取单元；正常速度存取部分临接高速存取部分(图8)
高速存取区域的大小可由行地址段来划分。高速存取区域对应低位行地址段，正常存取速度部分对应高位行地址。对一个M位行地址(AM-1～A0)的存储阵列，若AM-1＝0选通高速存取部分，对应的剩余行译码地址为AM-2～A0，高速区域大小为整个SRAM的1/2，双向传输门插入到字译码地址为WL＝2M-1-1和2M-1之间的位线上；若AM-1AM-2＝00选通高速存取部分，对应的剩余行译码地址为AM-3～A0，高速区域大小占整个SRAM的1/4，双向传输门插入到字译码地址为WL＝2M-2-1和2M-2之间的位线上。(图8)
传输门由一对PMOS和NMOS构成(图6)，保证传输门在导通时位线两侧的电位相等。传输门的输入输出端口A和B分别接被截断的存储阵列的位线，其PMOS和NMOS栅极接传输门开通/关断逻辑控制电路。PMOS和NMOS的衬底分别接VDD和GND，构成源(source)漏(drain)互换结构，以保证传输门开通时电荷/电位的双向传输。
传输门的开和关由外部存取速度选择信号HS_Strobe控制，HS_Strobe为高电平且执行读写操作(RE或WE为“1”)时，传输门关闭，高速模式开启；HS_Strobe为低电平，传输门导通，高速模式关闭(图9)。
在HS_Strobe有效(＝“1”)时，传输门的开和关由SRAM外部写使能WE和读使能RE信号控制。写使能或读使能有效时，传输门关闭；写使能和读使能都无效时，传输门导通；写使能和读使能不能同时有效(图9)
传输门输入控制真值表如表1。
表1高速存取模式传输门控制真值表
HS_Strobe
WE
RE
OUT
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
0
1
1
0
0
在不需要SRAM加速模式时，HS_Strobe设为低电平，传输门导通，SRAM进入常速模式。传输门本身的源漏寄生电容及沟道导通电阻Rdson将增加位线上的总体寄生RC,导致存取速度减慢。因此位线带传输门结构的SRAM，当工作在常速模式时，适合于对存取速度要求不高的应用场景。
传输门关闭时，SRAM进入加速存取模式。传输门中NMOS和PMOS的源或漏电容将增加高速存取存储单元部分的位线寄生RC，源漏电容随NMOS和PMOS的沟道宽度(W)增加而变大。因此传输门尺寸的选取，在不太影响位线预充电速度(位线预充电时传输门开通，增加位线寄生RC)的情况下应尽量小，以减少对高速存取单元部分位线寄生RC的贡献。
在传输门的两端加熔断丝并联结构，在不需要SRAM加速模式时，熔断丝将传输门短路，等同于位线不带传输门的常规SRAM结构；启用SRAM加速模式时，熔断丝熔断，传输门启用(图10)。
概念验证
为验证本发明所采用的特殊位线结构对SRAM存取速度的影响，设计了图11所示测试电路
图11(a)为常规位线结构放电测试原理图。第511行单元执行读操作，WL511字线被选中，通过NMOS管(M1、M5或M3、M6)将位线放电，监测读出放大器SenseAMP输入端Vin-的电压，测量电压下降200mV所需时间T0。200mV假设为读出放大器的输入阈值电压，即位线电压差达到200mV时，存储内容被读出。
图11(b)为特殊位线结构放电测试原理图。位于第511行的传输门关闭，第511行单元执行读操作，WL511字线被选中，通过NMOS管(M1、M5或M3、M6)将位线放电，监测读出放大器SenseAMP输入端Vin-的电压，测量电压下降200mV所需时间T1。ΔT＝T0-T1为当读出同一存储单元时两种位线结构位线放电时间差，等同于读出时间差
由图12仿真结果可以看出，特殊位线结构位线电压下降200mV时所需要时间为T1＝0.31ns，而常规位线需要T0＝0.57ns，ΔT＝T0-T1时间缩短近50％，读出速度提高近50％。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，且应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
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