阅读说明：本技术 一种面向高速流处理的计算机架构、系统与设计方法 (Computer architecture, system and design method for high-speed stream processing ) 是由 张琼 于 2020-12-15 设计创作，主要内容包括：一种面向高速流处理的计算机架构、系统与设计方法,计算机架构包括双端口存储器,双端口存储器的第一端口与CPU之间通过第一总线相连,双端口存储器的第二端口与高速I/O设备之间通过第二总线相连。本发明还提出一种计算机系统采用所述面向高速流处理的计算机架构。设计方法包括通过第一总线实现CPU与双端口存储器的第一端口之间的高速数据传输；通过第二总线实现双端口存储器的第二端口与高速I/O设备之间的高速数据传输；通过第三总线实现CPU与高速I/O设备之间的高速数据传输。本发明能够有效降低通过总线访问存储器的冲突,从而提高系统的访存效率,最终实现较高的系统整体性能。(A computer architecture, a system and a design method facing high-speed stream processing are provided, the computer architecture comprises a dual-port memory, a first port of the dual-port memory is connected with a CPU through a first bus, and a second port of the dual-port memory is connected with a high-speed I/O device through a second bus. The invention also provides a computer system adopting the computer architecture facing the high-speed stream processing. The design method comprises the steps of realizing high-speed data transmission between the CPU and a first port of the dual-port memory through a first bus; high-speed data transmission between a second port of the dual-port memory and the high-speed I/O equipment is realized through a second bus; and high-speed data transmission between the CPU and the high-speed I/O equipment is realized through the third bus. The invention can effectively reduce the conflict of accessing the memory through the bus, thereby improving the memory access efficiency of the system and finally realizing higher overall performance of the system.)

一种面向高速流处理的计算机架构、系统与设计方法

技术领域

本发明属于计算机架构设计领域，具体涉及一种面向高速流处理的计算机架构、系统与设计方法。

背景技术

当前几乎所有的计算机都是以冯诺依曼架构为基础设计的，冯诺依曼计算机是以存储器为中心的计算机架构，计算机在执行程序的过程中所执行的指令和操作数均来源于存储器，导致存储器容易成为计算机的性能瓶颈。现代计算机采用cache技术来提高计算机的存储器访问效率。但是cache提高计算机访存效率的前提是指令和数据满足局部性特性，在指令或者数据偏离局部性特性时，cache并不能有效提高存储器访问效率。

在例如网络数据包处理等高速流处理中，大量的数据帧到达处理器，而处理器仅仅需要对包头少量信息进行处理，在这种情况下，数据cache的命中率极低，cache并不能降低CPU的访存次数。CPU访问高速I/O设备一般需要经过如图1所示的4个过程，1、高速I/O设备通过DMA将数据传输到存储器；2、CPU访问存放在存储器中的数据；3、CPU修改存储器中的部分数据；4、高速I/O设备通过DMA再将数据通过I/O发送。在此过程中，I/O设备和CPU均需访问存储器两次，在高速I/O设备应用中，存储器成为计算机性能瓶颈。

发明内容

本发明的目的在于针对上述现有技术中计算机系统整体处理效率不高的问题，提供一种面向高速流处理的计算机架构设计系统与方法，有效降低存储器的性能瓶颈。

为了实现上述目的，本发明有如下的技术方案：

一种面向高速流处理的计算机架构，包括双端口存储器，双端口存储器的第一端口与CPU之间通过第一总线相连，双端口存储器的第二端口与高速I/O设备之间通过第二总线相连。

作为本发明面向高速流处理的计算机架构一种优选方案，所述的CPU与所述的高速I/O设备之间通过第三总线相连。

作为本发明面向高速流处理的计算机架构一种优选方案，所述的第一总线为独享总线，该总线上不挂接其它设备。

作为本发明面向高速流处理的计算机架构一种优选方案，所述的双端口存储器为双端口DRAM存储器。

作为本发明面向高速流处理的计算机架构一种优选方案，所述的高速I/O设备设置有多个，多个高速I/O设备分别连接至第二总线以及第三总线。

本发明还提供一种计算机系统，采用所述面向高速流处理的计算机架构。

本发明还提供一种面向高速流处理的计算机架构的设计方法，通过第一总线实现CPU与双端口存储器的第一端口之间的高速数据传输；通过第二总线实现双端口存储器的第二端口与高速I/O设备之间的高速数据传输；通过第三总线实现CPU与高速I/O设备之间的高速数据传输。

相较于现有技术，本发明具有如下的有益效果：采用双端口存储器分别供CPU与高速I/O设备访问，从而降低CPU与高速I/O设备之间的访存冲突，提高访存效率。本发明通过增加存储器访问端口和总线冗余的方式，解决高速I/O设备和CPU的访问存储器的性能问题。

相较于现有技术，本发明的计算机系统能够有效降低通过总线访问存储器的冲突，从而提高系统的访存效率，最终实现较高的系统整体性能。

附图说明

图1传统CPU访问高速I/O设备过程示意图，图中箭头表示数据流向，箭头上的数字表示传输次序。

图2本发明面向高速流处理的计算机架构示意图；

附图中：1-双端口存储器；2-CPU；3-高速I/O设备；4-第一总线；5-第二总线；6-第三总线。

具体实施方式

下面结合附图对本发明做进一步的详细说明。

本发明提出一种面向高速流处理的计算机架构，该架构能够有效降低存储器的性能瓶颈，提高计算机系统整体处理效率。本发明实施例所给出的该计算机架构借助于双端口DRAM存储器和三总线结构，通过增加存储器访问端口和总线冗余的方式，解决高速I/O设备和CPU的访问存储器的性能问题。通过提高系统的访存效率，最终提高系统的整体性能。

参见图2，本发明面向高速流处理的计算机架构，包括双端口存储器1，双端口存储器1的第一端口与CPU 2之间通过第一总线4相连，双端口存储器1的第二端口与高速I/O设备之间通过第二总线5相连。CPU 2与高速I/O设备之间通过第三总线6相连。

第一总线4为独享总线，该总线上不挂接其它设备。

双端口存储器1为双端口DRAM存储器。

高速I/O设备有多个，多个高速I/O设备分别连接至第二总线5以及第三总线6。

本发明还提出一种计算机系统，该计算机系统采用所述面向高速流处理的计算机架构。

一种面向高速流处理的计算机架构的设计方法，包括以下步骤：

通过第一总线4实现CPU 2与双端口存储器1的第一端口之间的高速数据传输；

通过第二总线5实现双端口存储器1的第二端口与高速I/O设备之间的高速数据传输；

通过第三总线6实现CPU 2与高速I/O设备之间的高速数据传输。

以上所述的仅仅是本发明的较佳实施例，并不用以对本发明的技术方案进行任何限制，本领域技术人员应当理解的是，在不脱离本发明精神及原则的前提下，该技术方案还可以进行若干简单的修改和替换，这些修改和替换也均属于权利要求书所涵盖的保护范围之内。