具体实施方式

下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。

图2示出了本申请一种基于并行路径的强臂锁存电压比较器一个具体实施方式示意图。

在图1示出的具体实施例中，本申请基于并行路径的强臂锁存电压比较器包括模块101，模块102以及模块103。

图1的模块101示出的是并行多路径输入模块，包括同向并行多路径输入模块以及反向并行多路径输入模块用于输入差分对信号。

在本发明的一个具体实施例中，同向并行多路径输入模块包括第一同向输入晶体管M1以及至少一个并行同向输入晶体管组，第一正向输入晶体管与至少一个并行正向输入晶体管组相连接，并且分别与差分对信号中的正向信号的正向输入端以及再生锁存器连接；反向并行多路径输入模块包括第一反向输入晶体管M2以及至少一个并行反向输入晶体管组，第一反向输入晶体管M2与至少一个并行反向输入晶体管组相连接，并且分别与差分对信号中的反向信号的反向输入端以及再生锁存器连接。主时钟控制模块用于输入主时钟信号CLK，再生锁存模块用于锁存再生以及所述差分对信号的输出

现有技术中的强臂锁存比较器如图2所示，其正向信号与反向信号分别通过一条路径输入，其最终通过尾晶体管电流为的总电流为I0。本发明如图3所示，每一个并行正向输入晶体管组组成一个并行正向输入分支，每一个并行反向输入晶体管组组成一个并行反向输入分支，输入的差分信号被馈送到所有的并行分支中，所有并行分支的电流与通过第一正向输入晶体管及第一反向输入晶体管M2的电流之和为I0，即总电流保持不变。此时，如果所有并行分支的总量为N，输出节点的跨导将增加√N倍，从而减少延迟，并且由于并联支路的晶体管对并联支路的增加的跨导性而导致并联支路晶体管的电流互不匹配的变化，决定了电压比较器的偏移电压与并行分支的数量无关，这样就不仅可以减少偏移，还可以减少比较器的整体延迟。

在本申请的一个具体实施例中，上述至少一个并行同向输入晶体管组的数量与至少一个并行反向输入晶体管组的数量相同，其数量根据所述差分对信号的大小进行设置。

图4示出了本申请的一个具体实施例。

在本申请的一个具体实施例中，如图4所示，主时钟控制模块包括，第一主时钟控制晶体管M3、第二主时钟控制晶体管M4以及第三主时钟控制晶体管Mtail。

在本申请的一个具体实施例中，如图4所示，再生锁存模块包括，第一锁存晶体管M5、第二锁存晶体管M6、第三锁存晶体管M7以及第四锁存晶体管M8。

在本申请的一个具体实施例中，如图4所示，并行同向输入晶体管M1p组包括一个并行同向输入晶体管M1p以及一个并行同向控制晶体管Mp，并行反向输入晶体管组包括一个并行反向输入晶体管M2n以及一个并行反向控制晶体管Mn；其中并行同向控制晶体管Mp以及并行反向控制晶体管Mn用于对辅助时钟信号信号CLK1进行输入。一旦产生输出，传统的比较器就没有从外部电源VDD到地面的电流路径，因此没有静态功耗；然而，在本申请的电压比较器结构中，即使在输出确定后，附加分支也会不断地耗散功率。这个问题可以通过提供一个额外的辅助时钟信号CLK1来解决。

在本申请的一个具体实施例中，辅助时钟信号CLK1的脉冲时长根据强臂锁存电压比较器的最坏时长进行设置，使得本申请强臂锁存电压比较器的工作状态保持准确稳定地进行。

在本申请的一个具体实施例中，如图4所示，所述并行同向输入晶体管M1p的栅极与同向输入端连接，所述并行同向输入晶体管M1p的源级与所述第一同向输入晶体管M1的源级以及所述第三主时钟控制晶体管Mtail的漏极连接，所述并行同向输入晶体管M1p的漏极与所述并行同向控制晶体管Mp的源级连接，所述并行同向控制晶体管Mp的栅极与辅助时钟信号输入端连接，所述并行同向控制晶体管Mp的漏极与所述第一锁存晶体管M5的漏极、所述第二锁存晶体管M6的漏极、所述第一主时钟控制晶体管M3的漏极、所述第三锁存晶体管M7的栅极、第四锁存晶体管M8的栅极连接以及正向输出节点连接；

所述并行反向输入晶体管M2n的栅极与反向输入端连接，所述并行反向输入晶体管M2n的源级与所述第一反向输入晶体管M2的源级以及所述第三主时钟控制晶体管Mtail的漏极连接，所述并行反向输入晶体管M2n的漏极与所述并行反向控制晶体管Mn的源级连接；所述并行反向控制晶体管Mn的栅极与辅助时钟信号输入端连接，所述并行反向控制晶体管Mn的漏极与所述第三锁存晶体管M7的漏极、所述第四锁存晶体管M8的漏极、所述第二主时钟控制晶体管M4的漏极、第一锁存晶体管M5的栅极、第二锁存晶体管M6的栅极连接以及反向输出节点连接；

所述第一同向输入晶体管M1的栅极与所述同向输入端连接，所述第一同向输入晶体管M1的漏极与所述第一锁存晶体管M5的源级连接；所述第一反向输入晶体管M2的栅极与所述反向输入端连接，所述第一反向输入晶体管M2的漏极与所述第三锁存晶体管M7的源级连接；

所述第二锁存晶体管M6的源级与外部电源VDD以及所述第一主时钟控制晶体管M3的源级连接，所述第四锁存晶体管M8的源级与所述外部电源VDD以及所述第二主时钟控制晶体管M4的源级连接；

所述第一主时钟控制晶体管M3的栅极、所述第二主时钟控制晶体管M4的栅极以及所述第三主时钟控制晶体管Mtail栅极与辅助时钟信号输入端连接，所述第三主时钟控制晶体管Mtail的源级接地。

在本申请的一个具体实施例中，如图4所示所述第一主时钟控制晶体管M3、第二主时钟控制晶体管M4、第三锁存晶体管M7以及第四锁存晶体管M8为相同类型的晶体管，所述第一锁存晶体管M5、第二锁存晶体管M6、第一同向输入晶体管M1、第一反向输入晶体管M2、并行同向输入晶体管M1p、并行同向控制晶体管Mp、并行反向输入晶体管M2n、并行反向控制晶体管Mn以及第三主时钟控制晶体管Mtail为与所述第一时钟控制晶体管互补类型的晶体管。

本发明的工作原理为，在复位阶段工作方式与传统的比较器相同。在再生阶段，电容器开始通过平行路径放电。输入信号被馈送到所有的N-并行分支，每个分支允许gm输入电流通过它。因此，来自负载电容器的总电流通过N+2支路放电。然而，通过尾晶体管的总电流保持不变。此外，对于N平行分支，输出节点的有效跨导将增加√N倍，主时钟信号CLK为高时，输入对管导通节点从外部电源VDD通过输入对管开始放电，管子越多，即泄电通道越多，更快的下降阈值电压使得M5-M8交叉耦合管导通，延迟更加小，直到再生阶段开始，从而减少延迟。

一旦产生输出，传统的比较器就没有从外部电源VDD到地面的电流路径，因此没有静态功耗。然而，在所提出的体系结构中，即使在输出确定后，附加分支也会不断地耗散功率。这个问题可以通过提供一个额外的辅助时钟信号CLK1来解决，脉冲的时间持续时长取决于比较器的最坏情况延迟，该延迟由延迟元素调整。并行路径的增加减少了提出的比较器的总体延迟。

图5示出了本申请的一个具体实例，在图5示出的实例中，所述至少一个并行同向输入晶体管组与所述至少一个并行反向输入晶体管组的数量分别为5个。

在本申请所提供的实施方式中，应该理解到，所揭露的方法和系统，可以通过其他的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分仅仅为一种逻辑功能的划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以省略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些借口，装置或单元的间接耦合或通信连接，可以是典型，机械或其他的形式。

所述作为分离不见说明的单元可以是或者可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。