具体实施方式

下面，参照附图，说明实施方式。在附图的说明中相同的部分使用相同的标记，省略说明。但是，附图是示意性的，厚度与平面尺寸的关系、各层厚度的比率等包括与实际不同的部分。另外，在附图相互间也包括相互的尺寸的关系及比率不同的部分。

(第一实施方式)

如图1所示，本发明第一实施方式的半导体装置具有：基板10、配置在基板10的主面的半导体层20、以及经由半导体层20而在基板10之上分离配置的第一主电极30及第二主电极40。第一主电极30与第二主电极40在导通状态下是在半导体装置中流动的主电流的电流通路的各端部。

半导体层20具有：主电流所流动的第一导电型漂移区21、在漂移区21的内部配置的第二导电型柱区22、以及在漂移区21与柱区22之间的至少一部分配置的电场缓和区23。柱区22与电流通路平行地延伸，由漂移区21与柱区22构成SJ结构。电场缓和区23是杂质浓度比导电型相同的邻接区域低的低浓度区、或有意识地未掺杂杂质的非掺杂区。在图1所示的半导体装置中，电场缓和区23与柱区22的对置于第二主电极40的侧面、以及平行于电流通路且对置于漂移区21的柱区22的侧面相接而配置。

第一导电型与第二导电型为相互相反的导电型。即，当第一导电型为n型时，第二导电型为p型，当第一导电型为p型时，第二导电型为n型。在下面，以第一导电型为n型、第二导电型为p型的情况进行说明。

图1所示的半导体层20还具有：在漂移区21及柱区22的端部与第一主电极30之间配置的第二导电型阱区24、以及在阱区24与第一主电极30之间配置的第一导电型源极区25。阱区24与漂移区21及柱区22相接，源极区25与第一主电极30电连接。

此外，图1所示的半导体装置还具有经由栅极绝缘膜60而与漂移区21、阱区24及源极区25对置地嵌入半导体层20的控制电极50。第一实施方式的半导体装置作为由控制电极50控制主电流的晶体管而工作。即，图1所示的半导体装置是第一主电极30为源电极、第二主电极40为漏电极、控制电极50为栅电极的MOSFET。第一主电极30与源极区25欧姆接触，第二主电极40与漂移区21欧姆接触。

横跨源极区25、柱区22及阱区24的上表面而形成有开口部的多个栅极沟槽抵达基板10而形成。在栅极沟槽的内壁面配置有栅极绝缘膜60，在栅极沟槽的内部被栅极绝缘膜60包围周围而配置有控制电极50。在栅极沟槽彼此之间，漂移区21与阱区24连接，阱区24与源极区25连接。而且，在导通操作时，在与阱区24的栅极绝缘膜60相接的沟道区形成有反转层。

图1所示的半导体装置具有多个漂移区21与多个柱区22沿着与电流通路垂直的方向交替配置的SJ结构。因此，在施加反向电压时(反向偏置时)，由于从在漂移区21与柱区22的界面形成的pn结延伸的耗尽层，漂移区21与柱区22被耗尽。因此，对于半导体装置，能够得到较高的耐压。

此外，图1所示的半导体装置在漂移区21与柱区22之间配置有电场缓和区23。在不是非掺杂区的情况下电场缓和区23虽然与邻接的漂移区21和柱区22的任一区为相同的导电型，但电场缓和区23的杂质浓度比该相同的导电型区域的杂质浓度低。即，当电场缓和区23为第一导电型时，电场缓和区23的杂质浓度比漂移区21的杂质浓度低。另一方面，当电场缓和区23为第二导电型时，电场缓和区23的杂质浓度比柱区22的杂质浓度低。由此，利用电场缓和区23来缓和漂移区21与柱区22对置的边界区域的电场集中。电场缓和区23的宽度例如为0.1μm～0.3μm左右。

需要说明的是，在漂移区21为n型、电场缓和区23为p型的情况下，电场缓和区23的杂质浓度也可以比漂移区21高。另外，在柱区22为p型、电场缓和区23为n型的情况下，电场缓和区23的杂质浓度也可以比柱区22高。

下面，针对图1所示的半导体装置的基本操作进行说明。

在导通操作中，以第一主电极30的电位为基准，在向第二主电极40施加了正电位的状态下控制控制电极50的电位，由此，半导体装置作为晶体管而工作。即，通过使控制电极50与第一主电极30间的电压为规定的阈值电压以上，在控制电极50侧面的阱区24的沟道区形成反转层。由此，半导体装置为导通状态，主电流在第一主电极30与第二主电极40之间流动。

另一方面，在截止操作中，使控制电极50与第一主电极30间的电压为规定的阈值电压以下。由此，反转层消失，主电流被切断。

在截止状态下，当耗尽层从漂移区21与柱区22的界面扩展，反向电压增大至某一程度时，漂移区21与柱区22为夹断状态。由此，漂移区21与柱区22的电场强度为均匀的长方形的分布，施加于半导体装置的最大电场大幅降低。由此，半导体装置的耐压提高。

为了在截止状态下使SJ结构完全地耗尽而得到较高的耐压，需要将n型半导体区域的n型杂质的总量与p型半导体区域的p型杂质的总量之比设定在1附近。因此，漂移区21的n型杂质的浓度Nd、柱区22的p型杂质的浓度Na、漂移区21的宽度Wn、以及柱区22的宽度Wp满足如下的式(1)而设定：

Na×Wp＝Nd×Wn…(1)

宽度Wn与宽度Wp是漂移区21与柱区22交替配置的方向上的宽度。

通过设定漂移区21与柱区22的杂质浓度以满足式(1)，利用从pn结延伸的耗尽层使漂移区21与柱区22耗尽，得到较高的耐压。同时，能够抑制漂移区21的电阻值。

但是，在反向偏置时电场容易集中在漂移区21与柱区22的界面的pn结。这是因为在与pn结接近的区域，式(1)的关系不成立，n型半导体区域与p型半导体区域未取得电荷平衡。当电场集中在pn结时，半导体装置的耐压降低。

与此相对，在图1所示的半导体装置中，通过在漂移区21与柱区22之间配置电场缓和区23来缓和电场集中。下面，利用图2及图3各自所示的模型，对由电场缓和区23缓和电场集中的效果进行说明。

图2所示的模型是与图1所示的半导体装置相同地在漂移区21与柱区22之间配置了电场缓和区23的实施例模型。另一方面，图3所示的模型是未配置有电场缓和区23的比较例模型。需要说明的是，电场缓和区23为非掺杂区。

图4及图5表示图2所示的实施例模型及图3所示的比较例模型的、沿着通过柱区22的宽度方向的中央附近的中心线M的电场强度的计算结果。在图4及图5中，以实线的特性E1表示实施例模型的电场强度，以虚线的特性E2表示比较例模型的电场强度。位置A是阱区24与柱区22连接的位置，位置B是柱区22的与第二主电极40对置的侧面的位置，位置C是漂移区21与第二主电极40连接的位置。

图4表示在半导体层20的表面的电场强度的计算结果。如图4所示，在电场强度具有峰值的位置B上，实施例模型的电场强度比比较例模型低。即，与比较例模型对比，实施例模型中电场分布更均匀。这样，利用电场缓和区23，能够缓和柱区22的与第二主电极40对置的侧面上的电场集中。

图5表示在与第二主电极40的底面相同的平面水平上的电场强度分布的计算结果。如图5所示，在漂移区21与第二主电极40连接的位置C上电场强度也具有峰值。在实施例模型中，电场强度从位置B到位置C比比较例模型低，利用电场缓和区23能够缓和电场的集中。

如图5所示，在半导体层20的内部，电场集中在第二主电极40的角部。因此，当形成电场缓和区23直至半导体层20的底面的深度时，电场沿深度方向扩散，能够缓和电场集中。因此，也可以使电场缓和区23抵达基板10的主面而形成。

如上所述，电场集中在柱区22与第二主电极40之间的区域。因此，虽然在图1所示的半导体装置中在漂移区21与柱区22的边界的整个区域配置了电场缓和区23，但也可以只与柱区22的与第二主电极40对置的侧面相接而配置电场缓和区23。通过在与电流通路平行且对置于漂移区21的柱区22的侧面不配置电场缓和区23，漂移区21的宽度不会变窄，能够抑制主电流的电流通路的电阻增大。

但是，在平行于漂移区21与柱区22对置的电流通路的边界区域也产生电场的集中。图6表示沿着图2及图3所示的边界线L的电场强度分布。如图6所示，与在位置B电场强度具有峰值的比较例模型相比，实施例模型的电场分布更均匀。这样，在平行于电流通路的漂移区21与柱区22的边界区域也能够利用电场缓和区23来缓和电场的集中。因此，如图1所示，在柱区22的与电流通路平行、且与漂移区21对置的柱区22的侧面也配置电场缓和区23。

如上所述，根据本发明第一实施方式的半导体装置，通过在漂移区21与柱区22之间的至少一部分配置电场缓和区23，能够缓和电场的集中。其结果是，能够抑制具有SJ结构的半导体装置的耐压降低。

基板10适合使用半绝缘基板及绝缘基板。由此，能够简化在同一基板10上集成多个半导体装置时的元件分离处理。另外，在冷却器实际安装半导体装置的情况下，能够省去在基板10与冷却器之间设置的绝缘基板。在此，所谓的绝缘基板，是指基板的电阻率为数kΩ·cm以上。

例如，将具有绝缘性的碳化硅(SiC)基板使用于基板10。虽然在SiC中存在几种多型体(多晶型)，但作为基板10可以使用有代表性的4H SiC基板。通过将SiC基板使用于基板10，能够提高基板10的绝缘性，并且增加热传导率。因此，将基板10的背面直接安装在冷却机构，能够有效地冷却半导体装置。根据该结构，因为SiC基板的热传导率较大，所以能够在半导体装置处于导通状态时使主电流产生的热有效地散发。另外，因为SiC是宽带隙半导体，且本征载流子数较少，所以容易实现高绝缘性，能够实现耐压较高的半导体装置。

下面，参照附图，说明本发明第一实施方式的半导体装置的制造方法。需要说明的是，如下所述的半导体装置的制造方法为一个例子，除此以外可以通过包括该变形例在内的各种制造方法来实现。在下面，说明基板10使用非掺杂的SiC基板的情况。

首先，如图7所示，通过将构图的掩模材料111作为掩模的离子注入，在基板10掺杂n型杂质来选择性地形成漂移区21。为了便于理解结构，掩模材料只表示了外缘(下同)。

作为普通的掩模材料，可以使用硅氧化膜，作为沉积方法，可以利用热CVD法及等离子体CVD法。作为构图的方法，可以利用光刻法。即，使已构图的光致抗蚀剂膜为掩模，对掩模材料进行蚀刻。作为蚀刻方法，可以利用使用了氢氟酸的湿蚀刻、以及反应性离子蚀刻等的干蚀刻。之后，利用氧等离子体及硫酸等除去光致抗蚀剂膜。这样，使掩模材料构图。

接着，在漂移区21的内部形成与漂移区21平行延伸的柱区22，以在柱区22与漂移区21之间的至少一部分形成电场缓和区23。即，如图8所示，将已构图的新的掩模材料112作为掩模，通过离子注入在基板10掺杂p型杂质，选择性地形成柱区22。此时，对掩模材料112进行设计，以使基板10的露出的区域比未形成有漂移区21的区域窄。由此，在漂移区21与柱区22之间形成非掺杂的电场缓和区23。

之后，如图9所示，通过将掩模材料113作为掩模并在基板10掺杂p型杂质的离子注入，形成阱区24。此外，如图10所示，通过将掩模材料114作为掩模并在基板10掺杂n型杂质的离子注入，形成源极区25。

在离子注入中，例如，使用氮(N)作为n型杂质，使用铝或硼作为p型杂质。需要说明的是，通过在将基板10的温度加热至600℃左右的状态下进行离子注入，能够抑制在离子注入的区域出现晶体缺陷。而且，通过热处理使离子注入后的杂质活化。例如，在氩气及氮气环境中进行1700℃左右的热处理。

柱区22与漂移区21的杂质浓度例如为1E15/cm³～1E19/cm³左右。但是，为了在截止状态下利用在漂移区21与柱区22之间产生的耗尽层而使漂移区21与柱区22耗尽，满足式(1)的关系地设定漂移区21与柱区22的杂质浓度。

阱区24的杂质浓度例如为1E15/cm³～1E19/cm³左右。另外，源极区25的杂质浓度例如为1E18/cm³～1E21/cm³左右。

需要说明的是，通过在基板10离子注入杂质来形成漂移区21与柱区22，比由外延生长形成的情况相比，能够降低制造成本。

接着，如图11所示，通过将已构图的掩模材料(未图示)作为掩模的干蚀刻，形成栅极沟槽500。栅极沟槽500在与源极区25、阱区24、漂移区21及柱区22相接的位置，以抵达基板10的深度形成。

之后，在栅极沟槽500的内壁面形成栅极绝缘膜60。栅极绝缘膜60的形成方法可以为热氧化法或沉积法。作为例子，在热氧化法的情况下，在氧环境中将基体加热至1100℃左右的温度。由此，在基体与氧接触的所有部分形成硅氧化膜。

在形成了栅极绝缘膜60之后，为了降低阱区24与栅极绝缘膜60的界面的界面水平，在氮、氩、N₂O等环境中进行1000℃左右的退火处理。另外，也可以在纯正(日文：直性)的NO或N₂O环境中进行热氧化。该情况下的温度适合为1100℃～1400℃。栅极绝缘膜60的厚度为数十nm左右。

接着，形成在栅极沟槽500中嵌入的控制电极50。控制电极50的材料通常为多晶硅膜，在此说明控制电极50使用多晶硅膜的情况。

作为多晶硅膜的沉积方法，可以利用减压CVD法等。例如，使沉积的多晶硅膜的厚度为比栅极沟槽500的宽度的二分之一大的值，由多晶硅膜填埋栅极沟槽500。因为从栅极沟槽500的内壁面形成多晶硅膜，所以，如上所述，通过设定多晶硅膜的厚度，能够由多晶硅膜完全地填埋栅极沟槽500。例如，在栅极沟槽500的宽度为2μm的情况下，使膜厚比1μm厚地形成多晶硅膜。另外，在沉积了多晶硅膜后，通过在氯氧化磷(POCl₃)中进行950℃的退火处理，形成n型多晶硅膜，使控制电极50具有导电性。

接着，如图12所示，对多晶硅膜进行蚀刻来使之平坦。蚀刻方法可以为各向同性蚀刻，也可以是各向异性的选择蚀刻。设定蚀刻量，以使多晶硅膜残留在栅极沟槽500的内部。例如，在针对宽度为2μm的栅极沟槽500、将多晶硅膜沉积为1.5μm的厚度的情况下，使多晶硅膜的蚀刻量为1.5μm。但是，在蚀刻的控制中，对于1.5μm的蚀刻量，数％的过蚀刻不会成为问题。

之后，沿着漂移区21的延伸方向，在基板10之上分离形成经由半导体层20而对置的第一主电极30与第二主电极40。例如，在使用通过光刻技术等构图的蚀刻掩模来选择性地对基板10进行了蚀刻的规定的区域，形成第一主电极30与第二主电极40。由此，完成图1所示的半导体装置。

第一主电极30及第二主电极40的材料可以使用钛(Ti)、镍(Ni)、锰(Mo)等金属材料、以及Ti/Ni/Ag等的层压膜。例如，在利用溅射法或EB蒸镀法等全面地沉积了金属材料后，通过将已构图的光致抗蚀剂膜等作为掩模的干蚀刻，对金属材料进行蚀刻，形成第一主电极30与第二主电极40。或者，也可以通过电镀处理来形成第一主电极30与第二主电极40。

根据如上所述的半导体装置的制造方法，在漂移区21与柱区22之间形成电场缓和区23。因此，能够在反向偏置时缓和电场的集中，并抑制具有SJ结构的半导体装置的耐压降低。

需要说明的是，在上面说明了通过在漂移区21与柱区22之间残留非掺杂的基板10的一部分，形成电场缓和区23作为非掺杂的半导体区域的情况。但是，电场缓和区23不限于非掺杂区。即，电场缓和区23可以为在基板10掺杂n型杂质而形成的n型半导体区域，也可以为掺杂p型杂质而形成的p型半导体区域。

例如，在漂移区21为n型半导体区域、柱区22为p型半导体区域的情况下，也可以将电场缓和区23作为杂质浓度比漂移区21低的n型半导体区域。或者，也可以将电场缓和区23作为杂质浓度比柱区22低的p型半导体区域。

在上面说明了将SiC基板使用于基板10的例子，但基板10也可以使用SiC基板以外的半绝缘基板或绝缘基板。例如，也可以将宽带隙基板的GaN基板、金刚石基板、氧化锌(ZnO)基板、AlGaN基板等使用于基板10。

另外，半导体层20也可以使用宽带隙半导体。由此，能够保持高耐压，并提高杂质浓度。因此，能够使半导体装置的耐压较高，并使导通电阻降低。

此外，通过使用由各区域相同的材料形成的半导体层20，能够由相同的半导体材料形成半导体装置的活性区域。由此，不会出现因由于不同类型的半导体材料的接合而产生的缺陷等引起的问题，能够提高半导体装置的可靠性。

需要说明的是，在上面说明了将第一导电型的多晶硅膜使用于控制电极50的例子，但也可以将第二导电型的多晶硅膜使用于控制电极50。另外，也可以将其它的半导体材料使用于控制电极50，或使用金属材料等其它的导电材料。例如可以将第二导电型的聚碳化硅、SiGe、Al等使用于控制电极50的材料。

另外，虽然说明了在栅极绝缘膜60中使用硅氧化膜的例子，但也可以将氮化硅膜使用于栅极绝缘膜60。或者，也可以将硅氧化膜与氮化硅膜的层压膜使用于栅极绝缘膜60。在将氮化硅膜使用于栅极绝缘膜60的情况下，可以通过在160℃的热磷酸的清洗来进行各向同性蚀刻。

＜变形例＞

本发明第一实施方式的变形例的半导体装置还具有覆盖漂移区21与柱区22对置的区域的至少一部分而配置的电场缓和电极。在图13所示的变形例的半导体装置中，在柱区22的与第二主电极40对置的侧面的上方配置有电场缓和电极70。即，在半导体层20的上表面配置的层间绝缘膜80的上表面配置电场缓和电极70，经由在层间绝缘膜80设置的开口部，将电场缓和电极70与第二主电极40电连接。

电场缓和电极70使用金属膜等导电体膜。例如，也可以使用与第二主电极40相同的材料，一体地形成电场缓和电极70与第二主电极40。层间绝缘膜80例如使用氧化硅膜等绝缘膜。

在图13所示的半导体装置中，通过在电场容易集中的漂移区21与柱区22的边界区域的上方配置电场缓和电极70，能够使边界区域的电位分布的梯度平缓，缓和电场的集中。即，通过将电场缓和电极70配置在上方，耗尽层在边界区域平滑地延伸。通过这样控制耗尽层的曲率，电位平缓地变化，能够缓和电场的集中。此时，通过在与第二主电极40接近的边界区域的上方配置电位与第二主电极40相同的电场缓和电极70，能够大幅缓和电场在边界区域的集中。

需要说明的是，虽然在图13中表示了在柱区22的与第二主电极40对置的侧面的上方配置有电场缓和电极70的例子，但也可以与电流通路平行且与漂移区21邻接的柱区22的侧面的上方配置电场缓和电极70。即，在电场集中的区域的上方配置电场缓和电极70。另外，虽然表示了电场缓和电极70与第二主电极40电连接的例子，但也可以将电场缓和电极70与第一主电极30或控制电极50电连接。

(第二实施方式)

如图14所示，在本发明第二实施方式的半导体装置中，沿着基板10的厚度方向交替地配置漂移区21与柱区22，构成SJ结构。而且，漂移区21、电场缓和区23以及柱区22在厚度方向上层压。在图14所示的半导体装置中，取代漂移区21与柱区22的杂质浓度与宽度，满足式(1)地设定厚度。对于其它的结构，则与图1所示的第一实施方式相同。

下面，参照附图，说明本发明第二实施方式的半导体装置的制造方法。需要说明的是，如下所述的半导体装置的制造方法为一个例子，可以通过除此以外的包括该变形例在内的各种制造方法来实现。

首先，如图15所示，通过将已构图的掩模材料211作为掩模的离子注入，在非掺杂的SiC半导体即基板10掺杂n型杂质，选择性地形成漂移区21。此时，通过调节离子注入的能量的强度，在与基板10的主面只分离了柱区22的厚度和电场缓和区23的厚度的合计厚度的位置形成漂移区21。

接着，如图16所示，通过将掩模材料212作为掩模的离子注入，在漂移区21的表面形成露出的部分。例如，形成未被柱区22层压的、与第二主电极40连接的部分的漂移区21。

接着，如图17所示，使掩模材料213为掩模，通过离子注入在基板10掺杂p型杂质，选择性地形成柱区22。此时，通过调节离子注入的能够的强度，在漂移区21与柱区22之间形成未掺杂杂质的电场缓和区23。

之后，如图18所示，通过使掩模材料214为掩模并在基板10掺杂p型杂质的离子注入，形成阱区24。此外，如图19所示，通过使掩模材料215为掩模并在基板10掺杂n型杂质的离子注入，形成源极区25。

接着，如图20所示，通过将已构图的掩模材料(未图示)作为掩模的干蚀刻，形成栅极沟槽500。栅极沟槽500在与源极区25、阱区24、漂移区21及柱区22相接的位置，以抵达基板10的深度形成。

如图21所示，在栅极沟槽500的内壁面形成了栅极绝缘膜60后，形成嵌入栅极沟槽500的控制电极50。栅极绝缘膜60及控制电极50的形成方法与在第一实施方式中说明的方法相同。

之后，在基板10之上将经由半导体层20而对置的第一主电极30与第二主电极40分离而形成。由此，完成图14所示的半导体装置。

在图1所示的半导体装置中，与基板10的主面平行的水平方向的漂移区21及柱区22的宽度依赖于光刻技术等的精度，例如为1μm～数μm左右。而另一方面，在图14所示的半导体装置中，能够通过调节掺杂杂质的离子注入的能量的强度，更准确地控制漂移区21与柱区22的厚度。因此，可以使漂移区21的厚度与柱区22的厚度比水平方向的宽度薄，例如为数十nm～数百nm左右。因此，能够缩短构成SJ结构的漂移区21与柱区22的重复周期。因此，在图14所示的半导体装置中，容易处于夹断状态。

在图14中，虽然漂移区21与柱区22分别为一层，但也可以交替层压多个漂移区21与多个柱区22。由此，在基板10的厚度方向上构成多个pn结以一定的周期排列的SJ结构。通过该结构，能够进一步提高半导体装置的耐压。

如上所述，根据本发明第二实施方式的半导体装置，能够抑制具有沿着基板10的厚度方向交替配置漂移区21与柱区22的SJ结构的半导体装置的耐压降低。其它方面则实际上与第一实施方式相同，省略重复的说明。

(第三实施方式)

如图22所示，在本发明第三实施方式的半导体装置中，在基板10的主面形成的槽100的侧面形成有半导体层20。在图22所示的半导体装置中，取代漂移区21与柱区22的杂质浓度、以及宽度，满足式(1)地设定槽的侧面的面法线方向(下面称为“面法线方向”)的厚度。由此，在图22所示的半导体装置中，在基板10的槽的侧面，沿面法线方向构成SJ结构。

在图22所示的半导体装置中，电场缓和区23也可以与柱区22的对置于第二主电极40的侧面相接而配置。另外，与平行于电流通路且对置于漂移区21的柱区22的侧面相接而配置的电场缓和区23沿着面法线方向配置在漂移区21与柱区22之间。因此，能够抑制半导体装置的耐压降低。

此外，根据图22所示的半导体装置，通过在槽100的侧面形成漂移区21与柱区22，能够在基板10的深度方向上扩大电流通路的宽度。因此，能够降低单位基板面积的导通电阻。半导体层20通过相对于在基板10的主面利用蚀刻形成的槽100、从斜上方离子注入杂质而形成。

(第四实施方式)

如图23所示，本发明第四实施方式的半导体装置是阱区24与第一主电极30连接的二极管结构。即，图23所示的半导体装置作为以第一主电极30为阳极电极、第二主电极40为阴极电极的pn结二极管而工作。在图23所示的半导体装置中，漂移区21与柱区22也沿着与电流通路垂直的方向交替地配置而构成SJ结构。在阱区24连接有漂移区21与柱区22的端部，漂移区21的另一方的端部与第二主电极40连接。

在导通操作中，将第一主电极30作为基准电位，向第二主电极40施加较低的电压(正向电压)，由此而降低阱区24与漂移区21之间的能垒。因此，电子从漂移区21流入阱区24，正向电流在第一主电极30与第二主电极40之间流动。在截止操作中，以第一主电极30为基准电位，向第二主电极40施加较高的电压(反向电压)，由此而增大阱区24与漂移区21之间的能垒。因此，电子不会从漂移区21向阱区24流动。

在图23所示的具有二极管结构的半导体装置中，通过在漂移区21与柱区22之间配置电场缓和区23，也能够缓和电场的集中，提高耐压。需要说明的是，在第一主电极30与漂移区21及柱区22之间配置了阱区24的pn结二极管中，能够抑制截止时的漏电流。

另外，如图24所示，半导体装置也可以为漂移区21与第一主电极30连接的肖特基势垒二极管(SBD)。在图24所示的半导体装置中，在漂移区21与第一主电极30之间未配置阱区24，漂移区21与第一主电极30在界面具有能垒而电连接。另一方面，第二主电极40与漂移区21欧姆接触。

在图24所示的半导体装置中，将功函数较高的镍、铂等金属材料使用于第一主电极30，在漂移区21与第一主电极30之间形成肖特基结。第二主电极40使用钛等功函数较低且与漂移区21欧姆接触的材料。在图24所示的SBD中，通过在漂移区21与柱区22之间配置电场缓和区23，也能够缓和电场的集中。

(其它的实施方式)

如上所述，虽然通过实施方式说明了本发明，但不应该理解为，形成该公开的一部分的论述及附图用于限定本发明。根据该公开，各种替代实施方式、实施例以及应用技术对于本领域的技术人员是显而易见的。

例如，在上述说明了作为晶体管而工作的半导体装置为MOSFET的情况。但是，半导体装置也可以为其它结构的晶体管。例如，在使第一主电极30为射电极、第二主电极40为集电极、控制电极50为基电极的双极晶体管的情况下，也可以应用本发明。

这样，本发明当然包括在此未说明的各种实施方式等。

工业实用性

本发明的半导体装置以及半导体装置的制造方法可以在包括制造具有SJ结构的半导体装置的制造业的电子设备工业中加以利用。

附图标记说明

10基板；20半导体层；21漂移区；22柱区；23电场缓和区；24阱区；25源极区；30第一主电极；40第二主电极；50控制电极；60栅极绝缘膜；70电场缓和电极。