具体实施方式

在以下描述中，提供了几个实施例以解释本发明的概念。请注意，以下说明中的用词“第一”，“第二”仅用于标识不同的设备，电路，步骤或数据，信号，并不意味着限制其顺序。此外，在每个实施例中提供的电路仅是举例，任何能够实现相同功能的电路也应包含在本发明的范围内。

图1为根据本发明实施例的电子熔丝电路的方块图。如图1所示，电子熔丝电路10包含电子熔丝烧入电路100和电子熔丝组105。电子熔丝烧入电路100包含环形地址锁存器101和控制信号产生电路103。环形地址锁存器101用以响应于于第一时钟脉冲信号CLK_1接收具有串行i比特的第一输入地址AD_1[0：i-1]，并响应于第二时钟脉冲信号CLK_2输出具有串行j比特的第二输入地址AD_2[0：j-1]。第一时钟脉冲信号CLK_1的频率是第二时钟脉冲信号CLK_2的频率的k倍，k为正整数。控制信号产生电路103用以接收第二输入地址AD_2[0：j-1]，并用以解码第二输入地址AD_2[0：j-1]以产生m比特的第一控制信号CS_1[0：m-1]以及具n比特的第二控制信号CS_2[0：n-1]。第一控制信号CS_1[0]…CS_1[m-1]和第二控制信号CS_2[0]…CS_2[n-1]为并行传送，且m，n是j的因子。电子熔丝组105耦接到控制信号产生电路103，并包含j个电子熔丝。如果第一控制信号中的任何一个具有逻辑值1，且第二控制信号中的任何一个具有逻辑值1，则电子熔丝组的对应电子熔丝被烧入。也就是说，对应的电子熔丝的顺序对应于第一控制信号为1的顺序或第二控制信号为1的顺序。

在实施例中，电子熔丝组105包含多个决定开关，其分别接收第一控制信号CS_1[0：m-1]和第二控制信号CS_2[0：n-1]的不同比特，从而产生至少一个电子熔丝烧入信号，电子熔丝烧入信号被用于烧入电子熔丝组105的电子熔丝。因此，可根据第一控制信号CS_1[0：m-1]以及第二控制信号CS_2[0：n-1]的值决定哪个电子熔丝被烧入。电子熔丝电路105的电子熔丝可包含至少一个烧入开关，例如PMOS，以接收电子熔丝烧入信号。如果烧入开关被开启且耦接的电子熔丝被电子熔丝烧入信号成功地烧入(例如，从非导电变为导电)，则由电子熔丝输出的错误地址FA[0：i-1]会相应改变。

图2为图1所示的电子熔丝电路的详细电路图的一个范例。然而，图2所示的电路仅是为了便于理解，并不用以限制本发明的范围。如图2所示，电子熔丝组105包含i个比特的比特决定电路105_1-105_i。例如，比特决定电路105_1包含决定开关DM_1，DM_2和DM_3。决定开关DM_1，DM_2和DM_3接收第一控制信号CS_1的信号CS_1[0]，CS_1[1]和第二控制信号的信号CS_2[0]、CS_2[1]以产生电子熔丝烧入信号BS_1[0]，BS_2[0]。比特决定电路105_1可以进一步包含致能开关M_E，以接收致能信号来决定比特决定电路105_1是否运作。在图2的例子中，如果第一控制信号CS_1的信号CS_1[0]为1并且第二控制信号的信号CS_2[0]为1，则烧入信号BS_1[0]的逻辑值为0。

比特决定电路105_i包含与比特决定电路105_1相同的电路结构。然而，比特决定电路105_i中的决定开关DM_1，DM_2和DM_3分别接收第一控制信号CS_1的信号CS_1[m-2]，CS_1[m-1]和第二控制信号CS_2的信号CS_2[n-1]而不是信号CS_1[0]，CS_1[1]和信号CS_2[0]来产生电子熔丝烧入信号BS_1[i-1]，BS_2[i-2]。

请再次参考图2，烧入开关BM_1和BM_2分别接收烧入信号BS_1[0]，BS_2[0]，如果烧入开关BM_1和烧入开关BM_2中任一个被开启且耦接的电子熔丝f0,f1被烧入，则会改变错误地址FA[0]。在本实施例中，是根据熔丝f0和f1是否被成功烧入来决定错误地址FA[0]。一个比特决定电路中存在且一次烧入的烧入开关越多，烧入成功率就越高。但是，每个比特决定电路只能包含一个烧入开关。由于电子熔丝组105可以包含各种结构，且其操作是熟知此项技艺者所了解，因此为了简洁起见，关于电子熔丝电路的其他详细描述不再赘述。

还请留意，在以下实施例中，是根据图2所示的范例设置信号和数据的逻辑值。然而，熟知此项技术的人当可理解，可以根据电子熔丝电路105的电路结构来改变信号和数据的逻辑值，以实现相同的功能。

请参照图1，环形地址锁存器101接收具有串行i比特的第一输入地址AD_1[0：i-1]，以输出具有串行j比特的第二输入地址AD_2[0：j-1]。在实施例中，第二输入地址AD_2[0：j-1]是第一输入地址AD_1[0：i-1]的k倍数据，k为正整数且对应于电子熔丝组105要烧入的电子熔丝数(即上述电子熔丝f0，f1)。举例来说，在实施例中，在每一电子熔丝的烧入开关为2个(如图2所示)的情况下，第一输入地址AD_1是12比特的数据，第二地址AD_2是24比特的数据。

图3为根据本发明实施例的图1中的控制信号产生电路的电路架构的方块图。如图3所示，控制信号产生电路103包含数据取样电路301，除频电路303和逻辑组合电路305。数据取样电路301用以响应于第二时钟脉冲信号CLK_2依次取样第二输入地址AD_2[0：j-1]的每比特，并响应于第一时钟脉冲信号CLK_1依次输出第二输入地址AD_2[0：j-1]的每比特。除频电路303用以响应于第一时钟脉冲信号CLK_1产生至少一除频信号。逻辑组合电路305用以将除频信号与数据取样电路301的组合信号CB[0：j-1]组合以产生第一控制信号CS_1[0：m-1]，并用以接收除频信号产生第二控制信号CS_2[0：n-1]。

图4为根据本发明实施例的图3中的数据取样电路301的电路架构的电路图。如图4所示，数据取样电路301包含第一取样级401，第二取样级402和逻辑电路403。第一取样级401用以依次在第二时钟脉冲信号CLK_2的下降沿对第二输入地址AD_2[0:j-1]的比特进列取样。第二取样级402用以依次在第二时钟脉冲信号CLK_2的上升沿取样第二输入地址AD_2[0：j-1]的比特。

举例来说，当第二时钟脉冲信号CLK_2具有逻辑值0时，第一取样级401接收第二输入地址AD_2[0：j-1]的第比特AD_2[0]。另外，当第二时钟脉冲信号CLK_2具有逻辑值1时，第比特AD_2[0]被第二取样级402取样，然后被传送到逻辑电路403。类似地，当第二时钟脉冲信号CLK_2再次具有逻辑值0时，第一取样级401接收第二输入地址AD_2[0：j-1]的第二比特AD_2[1]，且当第二时钟脉冲信号CLK_2再次具有逻辑值1时，第二位AD_2[1]被第二取样级402取样，并将其传送到逻辑电路403…以此类推。

第一取样级401和第二取样级402的例子绘示于图4中，但不限于此。具有相同功能的任何电路都可以做为第一取样级401和第二取样级402。

在此实施例中，逻辑电路403包含NAND逻辑门NA_1和反相器IV_1。因此，如果第一时钟脉冲信号CLK_1具有逻辑值1，且第二取样级402输出的第三输入地址AD_3也具有逻辑值1，则逻辑电路403输出具有逻辑值1的组合信号CB。相反的，如果第一时钟脉冲信号CLK_1具有逻辑值1且第二取样级402输出的第三输入地址AD_3具有逻辑值0，则逻辑电路403输出具有逻辑值0的组合信号CB。组合信号CB是第一时钟脉冲信号CLK_1和第三输入地址AD_3的组合信号，因此也可被视为与第一时钟脉冲信号CLK_1和第二输入地址AD_2有关的组合信号。

图5为根据本发明实施例的图3中的除频电路的电路架构的电路图。如图5所示，除频电路303包含五个级S_1-S_5，其可以是触发器，以分别产生响应于第一时钟脉冲信号CLK_1的除频信号DS_1-DS_5。

在实施例中，除频信号DS_1的频率是第一时钟脉冲信号CLK_1的一半，除频信号DS_2的频率是除频信号DS_1的一半，除频信号DS_3的频率是除频信号DS_2的一半，除频信号DS_3的频率是除频信号DS_2的一半，除频信号DS_4的频率是信号DS_3的一半，而除频信号DS_5的频率是除频信号DS_4频率的一半。

图6为根据本发明实施例的图3中的逻辑组合电路的电路架构的电路图。如图6所示，逻辑组合电路305包含m个第二NAND逻辑门NA_2，m个第二反相器IV_2，n个第三NAND逻辑门NA_3和n个第三反相器IV_3。每个第二NAND逻辑门NA_2用以接收除频信号DS_1-DS_5和组合信号CB，且每个第二反相器IV_2用以产生第一控制信号CS_1[0：m-1]其中一信号。第三NAND逻辑门NA_3中的每一个用以接收除频信号，且第三反相器IV_3中的每一个用以产生第二控制信号CS_2[0：n-1]其中一信号。

还请留意，除频电路303可以包含其他数目的级，因此第二NAND逻辑门NA_2和第三NAND逻辑门NA_3的输入可以相应地改变以实现相同的功能。

图7为根据本发明实施例的，其他实施例中的信号以及输入地址的信号波形图的示意图。

在图7的实施例中，第三输入地址AD_3是24比特串行数据AD_3[0:23]＝[1 1 0 01 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0]。组合信号CB是第三输入地址AD_3和第一时钟脉冲信号CLK_1的组合信号，因此也是24比特串行数据。响应于第一时钟脉冲信号CLK_1，每当第一时钟脉冲信号CLK_1具有逻辑值1时，组合信号CB具有一个比特值。当第一时钟脉冲信号CLK_1具有逻辑值1，逻辑组合电路305接收组合信号CB和来自除频电路303的至少一除频信号，且会根据组合信号CB的逻辑值输出第一控制信号CS_1其中的一个。第二控制信号CS_2仅与来自除频电路303的除频信号有关而与结合信号CB的逻辑值无关。

请参考图7，在本实施例中，第二控制信号CS_2为3比特并行数据，因此第二控制信号CS_2[0]在T1期间具有逻辑值1，T1代表第二控制信号CS_2的第1-8个周期。第一时钟脉冲信号CLK_1。类似地，第二控制信号CS_2[1]在T2期间具有逻辑值1，T2代表第一时钟脉冲信号CLK_1的第9-16个周期，而第二控制信号CS_2[2]在T3期间具有逻辑值1，T3代表第一时钟脉冲信号CLK_1的第16-24个周期。此外，在第一时钟脉冲信号CLK_1的第1-8周期(T1)中，第一控制信号CS_1[0：7]的逻辑值为[1 1 0 0 1 1 1 1]。在第一时钟脉冲信号CLK_1的第9-16周期(T2)中，信号CS_1[0：7]为[0 0 0 0 0 0 1 1]，且在第一时钟脉冲信号CLK_1的第17-24周期(T3)中，信号CS_1[0：7]的逻辑值为[0][0 0 0 0 0 0 0 0]。为了便于理解，图7仅示出了T1中的信号CS_1[0：7]的一部分。

因此，第三输入地址AD_3的24位串行数据被分为3组。当第二控制信号CS_2[0]＝1时，响应于第一时钟脉冲信号CLK_1输出第一组第三输入地址AD_3[1 1 0 0 1 1 1 1]，当第二控制信号CS_2[1]＝1时，响应于第一时钟脉冲信号CLK_1输出第二组第三输入地址AD_3[0 0 0 0 0 0 0 1 1]，当第二控制信号CS_2[2]＝1时，响应于第一时钟脉冲信号CLK_1输出第三组第三输入地址AD_3[0 0 0 0 0 0 0 0]。

图8为根据本发明实施例的，示出了第一地址AD_1、结合信号CB、第一控制信号CS_1[0：7]和第二控制信号CS_2[0：2]的关联性的示意图。图8还示出了图1中的电子熔丝组105中的电子熔丝与第一地址AD_1，组合信号CB，第一控制信号CS_1[0：7]和第二控制信号CS_2[0：2]之间的关系。请参考图8，若第一输入地址AD_1[0:11]＝[1 0 1 1 0 0 0 1 0 0 00]，则组合信号CB[0:23]＝[1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0]。在第一时钟脉冲信号CLK_1的第1-8周期(T1)中，第二控制信号CS_2[0：2]＝[1、0、0]，且第一控制信号CS_1[0：7]＝[11 0 0 1 1 1 1 1]，用以决定电子熔丝组105中的电子熔丝f0-f7是否被烧入。另外，在第一时钟脉冲信号CLK_1的第9-16周期(T2)中，第二控制信号CS_2[0：2]＝[0、1、0]，且第一控制信号CS_1[0：7]＝[0 0 0 0 0 0 1 1]，用以决定电子熔丝组105中的电子熔丝f8-f15是否被烧入。此外，在第一时钟脉冲信号CLK_1的第17至第24周期(T3)中，第二控制信号CS_2[0：2]＝[0、0、1]，且第一控制信号CS_1[0：7]＝[0 0 0 0 0 0 0 0]，用以决定电子熔丝组105中的电子熔丝f16-f23是否被烧入。电子熔丝f0-f23表示电子熔丝组105中的不同电子熔丝。

在实施例中，通过相对应的第一控制信号CS_1和第二控制信号CS_2是否同时为1来决定电子熔丝组105中的电子熔丝是否被烧入。在图8的T1中，由于CS_2[0]＝1，CS_1[0]＝1，CS_1[1]＝1，CS_1[4]＝1，CS_1[5]＝1，CS_1[6]＝1，CS_1[7]＝1，因此电子熔丝f0，f1，f4，f5，f6，f7被烧入，但是电子熔丝f2，f3未被烧入。如果电子熔丝f0，f1中的任何一个被成功烧入，则错误地址FA[0]＝1。另外，如果电子熔丝f4，f5中的任何一个被成功地烧入，则错误地址FA[2]＝1，且如果电子熔丝f6，f7中的任何一个被成功地烧入，则错误地址FA[3]＝1。

简单来说，在图7和图8的实施例中，由于第一时钟脉冲信号CLK_1的频率是第二时钟脉冲信号CLK_2的频率的两倍，所以第一输入地址AD_1是12比特数据，第二输入地址数据AD_2是24比特数据。图1中的控制信号产生电路103接收并解码24比特数据(第二输入地址数据AD_2)，以产生八个第一控制信号CS_1和三个第二控制信号CS_2，其中8和3是24的因数。但是，本发明的范围不限于这样的例子，在其他实施例中，控制信号产生电路103接收并解码24比特数据，以产生m个第一控制信号CS_1和n个第二控制信号CS_2。m和n可以是任何正整数，例如，m＝12，n＝2或m＝6，n＝4。

图9为根据本发明实施例的环形地址锁存器的电路图。如图9所示，环形地址锁存器101接收第一输入地址AD_1以输出第二输入地址AD_2。环形地址锁存器101包括串并转换电路92和多个锁存级锁存级可为锁存器(latch)。

在写入期间，串并转换电路92响应于于第一时钟脉冲信号CLK_1而串行地接收第一输入地址AD_1，并且将i位数据依次地写入锁存级例如，在第一时钟脉冲信号CLK_1的第一上升沿，第一输入地址AD_1的第比特作为输入比特IN[0]被写入锁存级L_1。另外，在第一时钟脉冲信号CLK_1的第一下降沿，第一输入地址AD_1的第二比特作为输入比特IN[1]被写入锁存级L_2…以此类推。

在烧入期间，对应于第二时钟脉冲信号CLK_2，储存在每个锁存级中的数据被移至下一锁存级，并且储存在锁存级L_1中的数据被向外输出至图1中的控制信号产生电路103。例如，在烧入期间，在第二时钟脉冲信号CLK_2的第一上升沿处储存在锁存级L_1中的输入比特IN[0]被传送到外部的图1中的控制信号产生电路103。而且，输入比特IN[0]在第二下降沿被写入锁存级L_i。同时，锁存级L_i中的输入比特IN[i-1]被写入锁存级Li-1。例如，锁存级L_2中的输入比特IN[1]被写入锁存级L_1，且锁存级L_3中的输入比特IN[2]被写入锁存级L_2。

然后，在第二时钟脉冲信号CLK_2的第二上升沿，储存在锁存级L_1中的输入比特IN[1]被传送到图2中的控制信号产生电路103的外部。而且，输入比特IN[1]在第三下降沿被写入锁存级L_i。同时，锁存级L_i中的输入比特IN[i]被写入锁存级L_i-1。例如，锁存级L_2中的输入比特IN[2]被写入锁存级L_1，锁存级L_3中的输入比特IN[3]被写入锁存级L_2…以此类推。还请留意，在这样的实施例中，第二时钟脉冲信号CLK_2的频率是第一时钟脉冲信号CLK_1的频率的1/K。因此，由环形地址锁存器101输出到控制信号产生电路103的第二输入地址AD_2是与第一时钟脉冲信号CLK_1相对应的i*K位数据。

在传统的锁存器中，输入地址不会备份，因此在执列烧入之后，输入地址会被清除。但是，如果烧入发生错误，则无法恢复输入地址。图9所示的环形地址锁存器101可以在执列烧入的同时备份输入地址，以解决这样的问题。

以下将提供具体范例以说明图1至图9的流程。在实施例中，第一输入地址AD_1是串行12比特数据(AD1[0:11]＝[1 0 1 1 0 0 0 0 1 0 0 0 0])。在由串并转换电路92响应于第一时钟脉冲信号CLK_1进行处理之后，会产生12比特并行输入比特(IN[0]-IN[11])。此后，如果接收到烧入命令，则将输入比特IN[0]-IN[11]依次输出到控制信号产生电路103，以产生串行24比特数据AD_2[0:23]＝[1 1 0 0 1 1 1 1 0 0 0 0 0 0 1 1 0 0 0 0 0 00 0]。在本实施例中，上述K为2，表示第二时钟脉冲信号CLK_2的频率为第一时钟脉冲信号CLK_1的频率的1/2。

请参考图3，在控制信号产生电路103的数据取样电路301响应于第二时钟脉冲信号CLK_2接收第二输入地址AD_2之后，数据取样电路301响应于第一时钟脉冲信号CLK_1产生组合信号CB。如果组合信号CB具有逻辑值1，则当第一时钟脉冲信号CLK_1具有逻辑值1时，第一控制信号CS_1[0：7]的一个具有逻辑值1。若控制信号CS_2其中的一个同时具有逻辑值1，则电子熔丝组105中的对应电子熔丝会被烧入。

在上述实施例中，由于错误地址FA的每个比特由两个电子熔丝决定，因此用于烧入动作的第二时钟脉冲信号CLK_2的频率被选择为写入动作所使用的第一时钟脉冲信号CLK_1的频率的一半。但是，这并不意味着限制本发明。上述实施例仅是本发明的实现范例。本发明的范围应基于以下所描述的权利要求。

在前述实施例中，时钟脉冲信号和地址数据被组合以节省多条传输线。但是，如现有技术中所述，在某些情况下，不同的晶片可能具有方向不同的错误地址。因此，本发明提供以下实施例来解决该问题。

图10示出了根据本发明的另一实施例的电子熔丝电路的方块图。参照图10，除了环形地址锁存器101A，控制信号产生电路103A和电子熔丝组105A之外，电子熔丝电路10A还包含烧入指向电路107。环形地址锁存器101A响应第一时钟脉冲信号CLK_1锁存第一输入地址AD_1，并响应于第一时钟脉冲信号CLK_1输出第二输入地址AD_2。

烧入指向电路107用以接收包含第一输入地址AD_1和烧入指示数据(例如，随后的烧入码BC)的串行第一输入数据XIO，以根据烧入指示数据产生烧入指示信号ENR1。例如，在图1的实施例中，如果与电子熔丝组105A相对应的记忆库(bank)(未示出)包含具有列地址的错误单元，则第一输入地址AD_1是行错误地址。烧入指向电路107产生烧入指示信号ENR1以控制控制信号产生电路103A，且电子熔丝组105A产生指示失效单元的行地址的错误地址FA[0：i-1]。在另一例中，如果与电子熔丝电路105相对应的v(未示出)包含具有列地址的错误单元，则第一输入地址AD_1是列错误地址。烧入指向电路107产生烧入指示信号ENR1以控制控制信号产生电路103A，且电子熔丝组105A产生错误地址FA[0：i-1]以指示错误单元的行地址。

在某些情况下，第一串行输入数据XIO包含行错误地址和列错误地址。例如，如图11所示，与电子熔丝组105A相对应的第一记忆库(未示出)包含具有行地址的错误单元，并且与另一电子熔丝组105B相对应的第二记忆库(未示出)包含具有列地址的错误单元。在这种情况下，烧入指向电路107还用以接收记忆库码BC，以相应地分配第一串行输入数据XIO的一些输入比特以与第一记忆库相对应，并相应地分配第一串行输入数据XIO的一些输入比特以与第二记忆库相对应。

图12示出了根据本发明的又一实施例的电子熔丝烧入电路100的方块图。请参考图12，烧入指向电路107包含记忆库选择电路109，锁存级LA1和锁存级LA2。记忆库选择电路109用以接收第一串行输入数据XIO和记忆库码BC。通过使用记忆库码BC，记忆库选择电路109可以判断第一串行输入数据XIO对应于哪个记忆库。锁存器LA1和LA2用以产生烧入指向信号ENR1和ENR2。

举例来说，第一串行输入数据XIO是图12中的24比特串行数据(表示为XIO[0:23])，其包含两个记忆库的错误单元的地址。更详细来说，XIO[0:10]表示第一记忆库的错误地址，XIO[12:22]表示第二记忆库的错误地址。在本实施例中，第一记忆库的错误地址是行错误地址，其是11比特数据。因此，XIO[11]必须具有指出第一个记忆库的错误地址为行错误地址的信息。同样的，第二个记忆库的错误地址是列错误地址，其为8比特数据。因此，XIO[23]必须具有代表第二记忆库的错误地址为列错误地址的信息。

请参考图12，经由记忆库选择电路109，将前十二比特识别为第一记忆库的相关数据，并将后十二比特识别为第一记忆库的相关数据。然后，XIO[0:10]被传送到环形地址锁存器101A作为第一输入地址AD_1，且XIO[11]被传送到锁存器LA1以产生烧入指示信号ENR1。而且，XIO[12:22]被传送到环形地址锁存器101B作为第三输入地址AD_3，且XIO[23]被传送到锁存器LA2以产生烧入指示信号ENR2。烧入指示信号ENR1用于控制环形地址锁存器101A，控制信号产生电路103A和电子熔丝组105A。另外，烧入指示信号ENR2用于控制环形地址锁存器101B，控制信号产生电路103B和电子熔丝组105B。

请参考图11，在本实施例中，锁存于环形地址锁存器101A中的比特数据用于产生错误地址FA以指示第一记忆库的错误单元的行地址和锁存于其中的比特数据。环形地址锁存器101B用于产生错误地址FB，以指示第二记忆库的错误单元的行地址。如果错误单元的行地址和错误单元的列地址的位数不同，则环形地址锁存器101A和101B的写入动作和烧入动作会有不同的动作。

图13示出了根据本发明的实施例的第一锁存电路101A的电路图。请参考图13，环形地址锁存器101A包含串并转换电路132和多个锁存级 其可以由锁存器实现。请参照图13，环形地址锁存器101A包含开关134，其可由烧入指向信号ENR1控制，以控制环形地址锁存器101使用第一数目的锁存级或使用第二数目的锁存级。

图14示出了将第一输入地址AD_1(图11的实施例中的行错误地址)写入到环形地址锁存器101A的写入动作的方块图。第一停止信号SP_1被用以控制在锁存级中锁存的数据是否被移位。在这情况下，第一停止信号SP_1具有逻辑值0，且锁存级L_1-L_11中锁存的数据不移位。如图14所示，第一地址AD_1的第比特AD_11被写入锁存级L_1，第二比特AD_12被写入锁存级L_2…，且第一地址AD_11的最后比特(第11位AD_111)被写入锁存级L_11。

图15示出了将第三输入地址AD_3(图11的实施例中的列错误地址)写入到环形地址锁存器101B的写入动作的方块图。环形地址锁存器101B的电路与环形地址锁存器101A的电路相同。其中一个区别是，环形地址锁存器101B中的锁存级由第二停止信号SP_2控制，而开关134由烧入指向信号ENR2控制。在这情况下，第二停止信号SP_2具有逻辑值0，并且锁存在锁存器中的数据不被移位。如图15所示，第三地址AD_3的第比特AD_31被写入锁存级L_1，第二比特AD_32被写入锁存级L_2…，以及第三地址AD_3的最后比特(第8位AD_38)被写入锁存级L_8。

图16示出了根据本发明的一个实施例的环形地址锁存器101A的烧入动作的电路图。在这种情况下，第一停止信号SP_1具有逻辑值1，使得储存在锁存器中的数据被移位。如图16所示，藉由开关134使得锁存级被使用。每个锁存级中锁存的数据将移至前一个锁存级。例如，将锁存级L_11中锁存的数据移位至锁存级L_10，将锁存级L_10中锁存的数据移位至锁存级L_9…，依此类推。锁存级L_1中锁存的数据被传送至最后使用的锁存级L_11，同时被发送至数据取样电路103A。在此实施例中，第一停止信号SP_1的功能与第9图中的第二时钟脉冲信号CLK_2相同。

图17示出了根据本发明的实施例的环形地址锁存器101B的烧入动作的电路图。在这种情况下，第二停止信号SP_2具有逻辑值1，使得锁存在锁存器中的数据可被移位。如图17所示，透过开关134，使锁存级被使用。每个锁存级中锁存的数据将移位至前一个锁存级。举例来说，锁存级L_8中锁存的数据被移位至锁存级L_7，锁存级L_7中锁存的数据被移位至锁存级L_6…依此类推。锁存级L_1中锁存的数据还被发送至最后使用的锁存级L_8，同时被发送至数据取样电路103B。在此实施例中，第二停止信号SP_2的功能与第9图中的第二时钟脉冲信号CLK_2相同。

如上所述，在烧入动作期间，环形地址锁存器101A，101B的信号传输由第一停止信号SP_1和第二停止信号SP_2控制。第一停止信号SP_1和第二停止信号SP_2分别由控制信号产生电路103A产生。此外，烧入指示信号ENR1和ENR2用以控制要使用锁存级的哪一级。在本实施例中，行误地址是11比特数据，因此使用锁存级共11级。另外，列错误地址是8位数据，因此使用锁存级共8级。

图18示出了如何产生第一停止信号SP_1的示意图。在本实施例中，控制信号产生电路103A包含数据取样电路184，除频电路303和逻辑组合电路305。请参考图18，计数停止电路182接收烧入指示信号ENR1以产生第一停止信号SP_1和参考信号BKTP到数据取样电路184。另外，第一停止信号SP_1同时被传送到环形地址锁存器101A以控制环形地址锁存器101A。请参考前述说明中的数据取样电路301，除频电路303和逻辑组合电路305的动作，以理解图18中的控制信号产生电路103A的详细结构。

图19示出了根据本发明的实施例的图18中的计数停止电路182的电路结构的电路图。如图19所示，计数停止电路182包含第二逻辑电路1901，第三锁存电路1903和第三逻辑电路1905。第二逻辑电路1901包含分别与或门OR_1，OR_2中的接收端耦接的NAND门NA_a-NA_d。或门OR_1，OR_2耦接至NAND门NA_e的输入端，其耦接至反相器IN_a。在第二逻辑电路1901中，NAND门NA_a-NA_d也分别被称为第一，第二，第三和第四NAND门。

NAND门NA_a和NAND门NA_b接收与列错误地址有关的数据。而且，NAND门NA_c和NAND门NA_d接收与行错误地址有关的数据。具体来说，NAND门NA_a从图5中接收反相的烧入方向指示信号/ENR1和来自除频电路303的除频信号DS_4。而且，NAND门NA_b从图18中的除频电路303接收除频信号/DS_1，/DS_2和/DS_3。此外，NAND门NA_c接收烧入指令信号ENR1以及从图5中的除频电路303接收除频信号DS_4和/DS_5。另外，NAND门NA_d从图5中的除频电路303接收除频信号DS_1和DS_3，以及反相的除频信号/DS_3。

第三锁存电路1903包含NAND门NA_e，NA_f和反相器IN_b。NAND门NA_e接收可以指示是否执列了烧入动作的烧入指令信号BURN，且NAND门NA_f接收反相器IN_a的输出。反相器IN_b耦接到NAND门NA_f的输出端和NAND门NA_e的接收端，以产生参考信号BKTP。在第三锁存电路1903中，NAND门NA_e和NA_f也分别称为第五和第六NAND门。

第三逻辑电路1905包含用以产生第一停止信号SP_1的NAND门NA_g(也称为第七NAND门)，以及用以产生反相的第一停止信号/SP_1的反相器IN_c。

在图19中示出了计数停止电路182的每个元件之间的其他详细连接关系，因此，为简洁起见，省略其描述。请注意，本领域技术人员可以根据本发明的公开内容和教导改变计数停止电路182的电路结构，以获得相同的功能。这样的变化也应该落入本发明的范围内。此外，在图11中，控制信号产生电路103B还包含计数停止电路(未示出)，其具有与图19相同的结构。计数停止电路接收烧入指示信号ENR2以产生第二停止信号SP_2和参考信号BKTP’到控制信号产生电路103B中的数据取样电路184(未示出)。第二停止信号SP_2同时被发送到环形地址锁存器101B以控制环形地址锁存器101B。

图20示出了根据本发明的实施例的图18中的数据取样电路184的电路结构的电路图。如图20所示，数据取样电路184包括第一取样级201，第二取样级202和逻辑电路203。第一取样级201用以在第一停止信号SP_1的下降沿处依序取样第二输入地址AD_2[0：j-1]的比特。第二取样级202用以在第一停止信号SP_1的上升沿依序取样第二输入地址AD_2[0：j-1]的比特。

在此实施例中，逻辑电路203包括NAND逻辑门NA_1和反相器IV_1。当参考信号BKTP＝1时，如果第一时钟脉冲信号CLK_1具有逻辑值1，且第二取样级402输出的第三输入地址AD_3也具有逻辑值1，则逻辑电路203输出逻辑值1的组合信号CB。相反的，如果第一时钟脉冲信号CLK_1具有逻辑值1并且第二取样级202输出的第三输入地址AD_3具有逻辑值0，则逻辑电路203输出逻辑值0的组合信号CB。当参考信号BKPT＝0，无论第三输入地址AD_3和第一时钟脉冲信号CLK_1的逻辑值如何，组合信号CB的逻辑值均为0。

图21示出了根据本发明的一个实施例的，图11的电子熔丝电路的动作的波形图。请参参照图11和图21以更清楚地理解本发明的概念。在该实施例中，XIO[0:10]作为第一输入地址AD_1被传送到环形地址锁存器101A，XIO[11]用于产生烧入指示信号ENR1。另外，XIO[12:22]作为第三输入地址AD_3被传送到环形地址锁存器101B，且XIO[23]被用于产生烧入指示信号ENR2。如图21所示，烧入指示信号ENR1的值为1，代表环形地址锁存器101A锁存行错误地址。因此，环形地址锁存器101A使用11个锁存器来锁存11比特数据。

若烧入指示信号ENR2的值为0，代表环形地址锁存器101B锁存列错误地址。因此，环形地址锁存器101B使用8个锁存器来锁存8比特数据。

请参考图11和图21，其代表在烧入指令信号BURN从逻辑0转变为逻辑1时执列烧入动作。由于第一输入地址AD_1为11比特串行数据，因此需要11个第一停止信号SP_1的上升沿来移位数据。此外，第三输入地址AD_3是8比特串行数据，因此需要第二停止信号SP_2的8个上升沿来移位数据。请参考图19与图21，当第一停止信号SP_1到达第11个上升沿时，参考信号BKTP信号的逻辑值由逻辑1转变为逻辑0，因此停止产生第一停止信号SP_1的脉冲。同样的，当第二停止信号SP_2到达第8个上升沿时，参考信号BKTP’的逻辑值从逻辑1转变为逻辑0，因此第二停止信号SP_2停止产生脉冲。

根据前述实施例，当烧入指向信号ENR1表示错误地址FA是行错误地址时，环形地址锁存器101A以第一数目的级数以输出第二输入地址AD_2。另外，当烧入指向信号ENR2表示错误地址FB是列错误地址时，环形地址锁存器101B以第二数目的级数来输出第二输入地址AD_4。当接收到烧入指令信号BURN时，表示执列了烧入动作。同时，第一停止信号SP_1和第二停止信号SP_2开始产生时钟脉冲脉冲。如果第一控制信号CS_1中的任何一个具有逻辑值1，且第二控制信号CS_2中的任何一个具有逻辑值1，则电子熔丝组105A的对应熔丝被烧入；如果第一控制信号CS_1’中的任何一个具有逻辑值1，且第二控制信号CS_2’中的任何一个具有逻辑值1，则电子熔丝组105B的对应熔丝被烧入。如果控制信号产生电路103A的参考信号BKTP从逻辑1转变为逻辑0，则第一停止信号SP_1停止产生脉冲，因此控制信号产生电路103A停止动作。如果控制信号产生电路103B的参考信号BKTP信号从逻辑1转变为逻辑0，则第二停止信号SP_2停止产生脉冲，因此控制信号产生电路103B停止动作。

基于上述电路的动作可得到相对应的电子熔丝烧入方法，在此为简洁起见，不再赘述。

为简洁起见，在图11中以两个记忆库的错误地址为例。但是，本发明不限于这些范例。基于本发明公开的信息，也可以产生两个以上记忆库的错误地址。

根据上述实施例，可以透过包含错误地址的输入数据来控制行错误地址或列错误地址的烧入。此外，根据上述实施例，可以同时烧入行错误地址和列错误地址。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

【符号说明】

10、10A 电子熔丝电路

92、132 串并转换电路

100 电子熔丝烧入电路

101、101A、101B 环形地址锁存器

103、103A、103B 控制信号产生电路

105、105A、105B 电子熔丝组

105_1-105_i 比特决定电路

107 烧入指向电路

109 记忆库选择电路

134 开关

182 计数停止电路

184 数据取样电路

201 第一取样级

202 第二取样级

203 逻辑电路

301 数据取样电路

303 除频电路

305 逻辑组合电路

401 第一取样级

402 第二取样级

403 逻辑电路

1901 第二逻辑电路

1901 第三锁存电路

1905 第三逻辑电路

DM_1、DM_2、DM_3 决定开关

BM_1、BM_2 烧入开关

M_E 致能开关

S_1-S_5 级

NA_2[0],NA_2[m-1] 第二NAND逻辑门

NA_3[0],NA_3[n-1] 第三NAND逻辑门

IV_2[0],IV_2[m-1] 第二反相器

IV_3[0],IV_3[n-1] 第三反相器

L_1、L_2、L_3…L_i 锁存级

LA1、LA2 锁存器

NA_1、NA_a-NA_g NAND门

OR_1，OR_2 或门

IV_1、IN_a、IN_b、IN_c 反相器