阅读说明：本技术 一种片上一次可编程电路 (On-chip one-time programmable circuit ) 是由 万美琳 宋敏 杨柳 段威 游龙 于 2020-04-15 设计创作，主要内容包括：本发明公开一种片上一次可编程电路,由三个NMOS晶体管和两个片上熔丝组成。OTP(One Time Programming,一次可编程)电路的使能开关和烧写熔丝控制开关均由NMOS晶体管构成,NMOS晶体管的控制信号均工作在低压范围内,无须与OTP电路较高的烧写电压处于相同的电压域,避免了低压-高压电平转换器的使用。同时,NMOS晶体管的衬底均接地,所有NMOS晶体管共用相同的衬底,在版图布局过程中更加紧密,避免PMOS晶体管不同电压域所造成的N_well衬底之间间距要求过大的情况。因此,该种片上一次可编程电路优化了传统的OTP电路,大大节约了硬件开销。(The invention discloses an on-chip one-time programmable circuit which consists of three NMOS transistors and two on-chip fuses. The enable switch and the Programming fuse control switch of the OTP (One Time Programming) circuit are both composed of NMOS transistors, control signals of the NMOS transistors work in a low-voltage range, the voltage range is not required to be in the same voltage range as the higher Programming voltage of the OTP circuit, and the use of a low-voltage-high-voltage level converter is avoided. Meanwhile, the substrates of the NMOS transistors are grounded, all the NMOS transistors share the same substrate, the NMOS transistors are tighter in the layout process, and the condition that the distance between the N _ well substrates is too large due to different voltage domains of the PMOS transistors is avoided. Therefore, the on-chip one-time programmable circuit optimizes the traditional OTP circuit and greatly saves hardware cost.)

一种片上一次可编程电路

技术领域

本发明涉及系统中的存储电路，具体为一种基于NMOS晶体管的片上一次可编程(One Time Programming，OTP)电路，属于集成电路的信息安全领域。

背景技术

目前，OTP电路是一种非易失性存储电路，多采用熔丝结构，只能进行一次性的编程写入，编程过程是不可逆的破坏。虽然存储器只能进行一次编程，但是由于其工艺简单、数据不易丢失、抗干扰能力强、存储单元面积小、易于大规模集成、成本低等特点广泛地应用于集成电路设计中。

近年来，对OTP电路研究较多的是efuse(熔丝)型和antifuse(反熔丝)型。其结构通常是两个导电极和导电极中间夹一个熔丝层构成，其熔丝层可以是多晶硅或者金属等材料。熔丝型OTP电路通常是利用其组成结构的特性，在正常情况下处于持久导通状态，当熔丝上电导通后，电流流经熔丝导致熔丝被熔断，则呈现断路状态，从而使熔丝的电阻值从几十欧姆变化成几千欧姆，断路状态将会一直保持下去，最终实现一次性编程的目的。反之，反熔丝型OTP存储电路在未被编程时就有非常高的电阻值，可达几百兆欧姆，呈现断路状态，不提供电流通路；一旦被编程，电阻值减小到几十欧姆甚至更低，长久维持在短路状态，允许电流通过。两种OTP电路都是利用“电介质的击穿”来判定“熔丝或反熔丝被编程”情况。这种击穿现象在没有编程时是不会发生的，因此其被编程后的状态便非常明确，是不可恢复的，无论随后的读取过程重复多少次也不会影响到熔丝型OTP电路的开路状态或反熔丝型OTP电路的短路状态。正是这种简单性和确定性使得这两种OTP电路变得不可或缺。

一般情况使用的OTP电路如附图1所示，包括第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第一片上熔丝，第二片上熔丝，有二个输入端和一个输出端。电路从顶部电源端开始至上而下，第一PMOS晶体管的源极接电路的烧写高压电源，第一PMOS晶体管的栅极接电路的使能信号，第一PMOS晶体管的漏极与第二PMOS晶体管的源极相连，第二PMOS晶体管的栅极与第一NMOS晶体管的栅极相连，第二PMOS晶体管的漏极与第一NMOS晶体管的漏极相连，第一NMOS晶体管的源极接电路的地端，第一片上熔丝并联在第二PMOS晶体管的源漏两端，第二片上熔丝并联在第一NMOS晶体管的源漏两端，电路的输入端从第二PMOS晶体管的栅极与第一NMOS晶体管的栅极结点的左端引出，电路的输出端从第二PMOS晶体管的漏极与第一NMOS晶体管的漏极结点的右端引出。电路的使能信号决定整个OTP电路是否可以被编辑。当使能信号为“1”时，OTP电路不工作。当使能信号为“0”时，OTP电路开始正常编辑，此时，若烧写值为“0”，第二PMOS晶体管导通，第一片上熔丝被屏蔽，第一NMOS晶体管截止，第二片上熔丝导通，所经过的大电流将使第二片上熔丝熔断，OTP电路的输出值被第一片上熔丝上拉为“1”；反之，若烧写值为“1”，第一片上熔丝熔断，第二片上熔丝被屏蔽，OTP电路的输出值被第二片上熔丝下拉为“0”。如附图2所示，在版图布局过程中，所有NMOS晶体管都共用相同的衬底，PMOS晶体管必须单独做在有一定的电位N_well里，不同电位的N_well层不相同，需要满足一定距离限制，使每一个存储单元面积相对较大，增加了设计成本。

发明内容

鉴于现有技术中存在的问题，本发明提供了一种片上一次可编程电路，其特征在于：所述电路包括：第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第一片上熔丝、第二片上熔丝、第一输入端、第二输入端、第三输入端以及一个输出端。

所述电路从顶部电源端开始至上而下，所述第一NMOS晶体管的漏极接所述电路的烧写高压电源，所述第一NMOS晶体管的栅极接所述电路的烧写值信号的所述第一输入端，所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极相连，所述第二NMOS晶体管的栅极接所述电路烧写值的反向信号的所述第二输入端，所述第二NMOS晶体管的源极与所述第三NMOS晶体管的漏极相连，所述第三NMOS晶体管的栅极接所述电路的使能信号的所述第三输入端，所述第三NMOS晶体管的源极接所述电路的地端，所述第一片上熔丝并联在所述第一NMOS晶体管的源漏两端，所述第二片上熔丝并联在所述第二NMOS晶体管的源漏两端，所述电路的输出端从所述第一NMOS晶体管的源极与所述第二NMOS晶体管的漏极结点的右端引出。

优选地，所述电路的控制开关全部采用NMOS晶体管，其控制信号均工作在低压范围内，同时所有的NMOS晶体管共用一个衬底；所述第一片上熔丝和所述第二片上熔丝采用的是中间细，两头宽的电阻结构；所述电阻结构使用CMOS工艺器件中的多晶硅，或者任意一种金属层。

本发明还提供了一种利用上述编程电路的编程方法，当所述电路的所述使能信号为“0”时，整个OTP电路不执行编辑操作；当所述使能信号为“1”时，所述电路开始编辑，此时，若烧写值信号为“1”，所述第一NMOS晶体管导通，则所述第一片上熔丝被屏蔽，所述第二NMOS晶体管截止，则所述第二片上熔丝导通，所经过的大电流将所述第二片上熔丝熔断，最终所述输出端的信号被所述第一片上熔丝上拉为“1”；

反之，若烧写值信号为“0”，所述第一片上熔丝被熔断，所述第二片上熔丝被屏蔽，最终所述输出端的信号被所述第二片上熔丝下拉为“0”。

与现有技术方案相比，本发明至少具有以下有益效果：

本发明采用简单的与标准CMOS工艺兼容的NMOS晶体管实现OTP电路，能够充分保证片上熔丝的正常烧写，同时这种方案不仅减少了电平转换器模块的使用，而且有效避免PMOS晶体管不同电位之间衬底的间距要求，大大节约了硬件开销，降低成本。

附图说明

图1是现有技术的OTP电路结构示意图；

图2是现有技术的CMOS器件平面结构示意图；

图3是本发明的OTP电路结构示意图；

图4是本发明片上熔丝结构示意图。

具体实施方式

以下结合附图对本发明实施例作进一步说明，其中自始至终相同或类似的标号标识相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制，凡在本发明的精神和原则之内所做的任何修改、等同替换或改进等，均应包含在本发明的权利要求范围之内，本技术方案中未详细述及的，均为公知技术。

实施实例：

针对改进前OTP电路存在的问题，本发明全部使用NMOS晶体管作为电路的控制开关，如附图3所示。该OTP电路由一个使能开关NMOS晶体管、两个控制开关NMOS晶体管以及两个片上熔丝构成。从顶部电源端开始由上至下，第一NMOS晶体管的漏极接OTP烧写高压电源VDD，第一NMOS晶体管的栅极接OTP电路的烧写值信号OTP_VALUE，第一NMOS晶体管的源极与第二NMOS晶体管的漏极相连，第二NMOS晶体管的栅极接OTP电路的反向烧写值信号OTP_VALUE_n，第二NMOS晶体管的源极与第三NMOS晶体管的漏极相连，第三NMOS晶体管的栅极接OTP电路的使能信号OTPEN，第三NMOS晶体管的源极接OTP电路的GND，第一片上熔丝并联在第一NMOS晶体管的源漏两端，第二片上熔丝并联在第二NMOS晶体管的源漏两端，OTP电路的输出端OTP_OUT从第一NMOS晶体管的源极与第二NMOS晶体管的漏极结点的右端引出。电路的使能信号OTPEN决定整个电路是否可以被编辑。当使能信号OTPEN默认为“0”，OTP电路不工作。当使能信号OTPEN为“1”时，OTP电路开始正常编辑，若烧写值信号OTP_VALUE为“0”，第一NMOS晶体管截止，则片上熔丝1导通，第二NMOS晶体管导通，则片上熔丝2被屏蔽，所经过的大电流将片上熔丝1熔断，OTP_OUT输出被片上熔丝2下拉为“0”；反之，若烧写值信号OTP_VALUE为“1”，则片上熔丝1被屏蔽，片上熔丝2被熔断，OTP_OUT输出被片上熔丝1上拉为“1”。NMOS晶体管控制信号均工作在低压范围内，无须与OTP电路较高的烧写电压处于相同的电压域，避免了低压-高压电平转换器的使用。同时，所有NMOS晶体管共用相同的衬底，在版图布局过程中更加紧密，避免了PMOS晶体管不同电压域造成的N_well衬底之间间距要求过大的情况，大大减小了版图面积。

附图4所示的是片上熔丝结构示意图。其两头部分比较宽大，中间部分比较细长。片上熔丝的材料可以是CMOS工艺下的poly多晶硅，也可以是任意一种金属层。当片上熔丝两端施加较大的电压后，所通过的大电流将使其中间细长部分熔断，则其两头的连接关系也就断开了。

申请人声明，本发明通过上述实施例来说明本发明的详细结构特征，但本发明并不局限于上述详细结构特征，即不意味着本发明必须依赖上述详细结构特征才能实施。所属技术领域的技术人员应该明了，对本发明的任何改进，对本发明所选用部件的等效替换以及辅助部件的增加、具体方式的选择等，均落在本发明的保护范围和公开范围之内。

以上详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种简单变型，这些简单变型均属于本发明的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本发明对各种可能的组合方式不再另行说明。

此外，本发明的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明的思想，其同样应当视为本发明所公开的内容。