阅读说明：本技术 用于电压依赖性延迟的设备和方法 (Apparatus and method for voltage dependent delay ) 是由 黄志琪 褚炜路 潘栋 于 2020-08-03 设计创作，主要内容包括：描述用于电压依赖性延迟的设备和方法。一种实例设备包含振荡器,所述振荡器包含经配置以提供振荡输出信号的延迟电路,所述振荡输出信号基于所述延迟电路的延迟而具有延迟。所述延迟电路的所述延迟基于其接收的电压。例如,所述延迟电路的所述延迟针对增加的所接收电压而增加,且针对减小的所接收电压而减小。因此,由所述振荡器提供的所述振荡输出信号基于所述所接收电压。例如,所述振荡输出信号的频率针对增加的所接收电压而减小,且针对减小的所接收电压而增加。换句话说,所述振荡输出信号的所述频率针对相对较高的所接收电压相对较低,且针对相对较低的所接收电压相对较高。(An apparatus and method for voltage dependent delay are described. An example apparatus includes an oscillator including a delay circuit configured to provide an oscillating output signal having a delay based on a delay of the delay circuit. The delay of the delay circuit is based on the voltage it receives. For example, the delay of the delay circuit increases for increasing received voltages and decreases for decreasing received voltages. Thus, the oscillating output signal provided by the oscillator is based on the received voltage. For example, the frequency of the oscillating output signal is decreased for increasing received voltages and increased for decreasing received voltages. In other words, the frequency of the oscillating output signal is relatively low for relatively high received voltages and relatively high for relatively low received voltages.)

用于电压依赖性延迟的设备和方法

技术领域

本公开涉及用于电压依赖性延迟的设备和方法。

背景技术

例如微计算机、存储器、门阵列等等半导体装置的操作依赖于电力。使用一或多个电源向半导体装置提供电力。当电力初始地提供给半导体装置时，例如，在启动时，产生用于操作的内部电压。半导体装置的电路的适当操作直到由电源提供的内部电压完全产生才开始。在提供内部电压之前的电路操作可导致电路无法正确操作。

然而，产生内部电压的速度可取决于外部电压增加的速率。并且，当外部电压达到指定电压时，内部电压产生的速率可不同于外部电压正在增加时的速率。可能需要减少为操作装置增加内部电压的时间，以及在外部电压已达到操作电平时调整产生内部电压的速率。

发明内容

一方面，本申请提供一种设备，其包括：振荡器，其经配置以在启用时提供振荡输出信号，所述振荡器包含延迟电路，其中所述振荡输出信号的频率至少部分地基于所述延迟电路的延迟，所述延迟电路包含具有输出节点的反相器和耦合到所述输出节点的阻抗电路，其中所述阻抗电路经配置以接收电压，并且具有响应于所述所接收电压而改变的阻抗。

另一方面，本申请还提供一种设备，其包括：存储器，其包括耦合到振荡器的电压泵，所述振荡器包含延迟电路且经配置以向所述电压泵提供具有基于所述延迟电路的延迟的频率的振荡输出信号，所述延迟电路包含具有输出节点的反相器和耦合到所述输出节点的阻抗电路，其中所述阻抗电路经配置以接收电压，并且具有响应于所述所接收电压而改变的阻抗。

又一方面，本申请还提供一种延迟电路，其包括：反相器，其具有输出节点；以及阻抗电路，其耦合到所述输出节点且经配置以接收电压，其中所述阻抗电路具有在所述所接收电压增加时增加且在所述所接收电压减小时减小的阻抗，并且其中所述延迟电路的延迟基于所述阻抗电路的所述阻抗。

附图说明

图1是根据本公开的实施例的半导体存储器装置的框图。

图2是根据本公开的实施例的电压泵的框图。

图3是根据本公开的实施例的振荡器的框图。

图4是根据本公开的实施例的延迟电路的示意图。

图5是根据本公开的实施例的延迟电路的示意图。

具体实施方式

本公开的各种实施例将在下面参考附图加以详细解释。以下详细描述参考附图，所述附图(举例来说)示出本公开的特定方面和实施例。详细描述包含足以使得本领域的技术人员能够实践本公开的实施例的细节。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以进行结构、逻辑和电气改变。本文所公开的各种实施例不一定相互排斥，因为一些所公开的实施例可以与一或多个其它所公开的实施例组合来形成新实施例。

图1是根据本公开的实施例的半导体装置100的框图。半导体存储器装置100可包含存储器单元阵列145。存储器单元阵列145包含多个组，每个组包含多个字线WL、多个位线BL，以及布置在所述多个字线WL和所述多个位线BL和/BL的交叉点处的多个存储器单元MC。对每个组的字线WL的选择由对应行解码器130执行，且对位线BL和/BL的选择由对应列解码器140执行。多个感测放大器150针对它们对应的位线BL和/BL而定位，并且通过用作开关的传递门TG 195耦合到至少一个相应本地I/O线LIOT/B，所述本地I/O线LIOT/B进一步耦合到至少两个主要I/O线对MIOT/B中的相应一个。

地址/命令输入电路115可在命令/地址终端处通过命令/地址总线110从外部接收地址信号和组地址信号，并且将地址信号和组地址信号传输到地址解码器120。地址解码器120可解码从地址/命令输入电路115接收的地址信号，并将行地址信号XADD提供到行解码器130，并将列地址信号YADD提供到列解码器140。地址解码器120还可接收组地址信号，并将组地址信号BADD提供到行解码器130和列解码器140。

地址/命令输入电路115可在命令/地址终端处通过命令/地址总线110从外部(例如，存储器控制器105)接收命令信号，并且将命令信号提供到命令解码器125。命令解码器125可解码命令信号，并且提供或产生各个内部命令信号。例如，内部命令信号可包含选择字线的行命令信号、选择位线的列命令信号，例如读取命令或写入命令。

当发出行激活命令，并且及时向行地址提供激活命令且及时向列地址提供读取命令时，读取数据从存储器单元阵列145中由行地址和列地址指定的存储器单元读取。读取/写入放大器165可接收读取数据DQ，并将读取数据DQ提供到IO电路170。IO电路170可通过数据终端DQ向外部提供读取数据DQ，以及DQS处的数据选通信号。类似地，当发出行激活命令，并且及时向行地址提供激活命令且及时向列地址提供写入命令时，输入/输出电路170可在数据终端DQ处接收写入数据，并在DM处接收数据掩码信号，并且通过读取/写入放大器165将写入数据提供到存储器单元阵列145。因此，写入数据可以写入由行地址和列地址指定的存储器单元中。

转向解释包含在半导体装置100中的外部终端，时钟终端CK和/CK可分别接收外部时钟信号和互补外部时钟信号。外部时钟信号(包含互补外部时钟信号)可以被供应给时钟输入电路105。时钟输入电路105可接收外部时钟信号并产生内部时钟信号ICLK。时钟输入电路105可将内部时钟信号ICLK提供到内部时钟产生器107。内部时钟产生器107可基于从地址/命令输入电路115接收到的内部时钟信号ICLK和时钟启用信号CKE而产生相位控制内部时钟信号LCLK。内部时钟产生器107可将相位控制内部时钟信号LCLK提供到IO电路170。IO电路170可将相控内部时钟信号LCLK用作确定读取数据的输出定时的定时信号。

电源终端可接收电源电压VDD和VSS。这些电源电压VDD和VSS可以被供应给电压产生器电路190。电压产生器电路190可基于电源电压VDD和VSS而产生各种内部电压VPP、VOD、VARY、VPERI、VPERI2等等。内部电压VPP主要用于行解码器130，内部电压VOD和VARY主要用于包含在存储器单元阵列145中的感测放大器150，且内部电压VPERI和VPERI2用于许多其它电路块。电压产生器电路190可包含电压电路，例如，电压泵。电压泵可基于输入电压提供升高电压。例如，内部电压VPP可为基于电源电压(例如，VDD)的升高电压，且内部电压VPERI2可为基于内部电压VPERI的升高电压。电源终端还可接收电源电压VDDQ和VSSQ。IO电路170可接收电源电压VDDQ和VSSQ。例如，电源电压VDDQ和VSSQ可以分别为与电源电压VDD和VSS相同的电压。然而，可以针对IO电路170使用专用电源电压VDDQ和VSSQ。

图2是根据本公开的实施例的电压泵200的框图。在本公开的一些实施例中，电压泵200可以包含在图1的电压产生器190中。

电压泵200包含振荡器210和电压泵20。电压泵20包含泵芯22，控制电路24向所述泵芯22提供泵输入IN。控制电路24在图2中示出为“与”逻辑电路。然而，在本公开的一些实施例中，控制电路24可包含替代的或额外的逻辑电路。响应于泵输入IN，泵芯22向电阻R和电容C提供泵输出POUT，从而产生输出电压VOUT。泵输出POUT可为输出电流、输出电压，或输出电流和电压的组合。VOUT电压可在泵芯22提供泵输出POUT时增加，并且可增加到大于提供给泵芯22的泵输入IN的电压的电压。VOUT电压还被提供到比较器26。比较器26还被提供参考电压VREF。比较器26比较VOUT电压和参考电压VREF之间的电压，并向控制电路24提供输出信号CMP。输出信号CMP的逻辑电平可基于VOUT电压相对于参考电压VREF的电压。例如，当VOUT电压的电压小于参考电压VREF时，比较器26提供具有高逻辑电平的输出信号CMP。相反地，当VOUT电压的电压大于参考电压VREF时，比较器26提供具有低逻辑电平的输出信号CMP。在本公开的一些实施例中，参考电压VREF可以是VOUT的目标电压。在本公开的实施例中，在电压泵200包含在图1的电压产生器190中的情况下，VOUT电压可表示VPP、VPERI2或由电压产生器190提供的另一电压。

振荡器210向控制电路24提供输出信号CLK。振荡器210可在激活时提供有源输出信号CLK，并在停用时提供无源输出信号CLK。有源输出信号CLK可以是在高电平和低电平之间周期性改变的周期性信号，例如，时钟。无源输出信号CLK可具有恒定电平。振荡器210可包含用于提供输出信号CLK的延迟电路(图2中未示出)。延迟电路可提供用于改变提供给延迟电路的信号的定时的相应延迟。具有更改后的定时的信号可用于提供输出信号CLK。输出信号CLK的频率可基于延迟电路的相应延迟。因此，改变相应延迟将改变输出信号CLK的频率。在本公开的一些实施例中，相应延迟随着电源电压的改变而改变。因此，输出信号CLK的频率可随着电源电压的改变而改变。例如，当电源电压增加时，输出信号CLK的频率减小。

在操作中，控制电路24可将泵输入IN提供为受来自比较器26的CMP信号控制。例如，当CMP信号具有低逻辑电平时，控制电路24提供具有低电平电压的低逻辑电平泵输入IN(例如，无源泵输入IN)。低电平电压可以是参考电压，例如接地。当CMP信号具有高逻辑电平时，控制电路24基于来自振荡器210的CLK信号而提供泵输入IN。例如，假设高逻辑电平CMP信号，当振荡器210提供有源CLK信号时，由控制电路24提供的泵输入IN在高电平电压和低电平电压之间周期性地改变(例如，有源泵输入IN)，并且基于CLK信号的频率具有一频率。泵输入IN可驱动泵芯22向电阻R和电容C提供泵输出POUT，从而产生VOUT电压。如先前描述，当泵芯22提供泵输出POUT时，VOUT电压增加。

如先前描述，当VOUT电压小于VREF电压时，比较器26提供高逻辑电平CMP信号，其控制控制电路24提供有源泵输入IN，以驱动泵芯22并提供泵输出POUT。随后，VOUT电压继续增加。然而，当VOUT电压超过VREF电压时，比较器26提供低逻辑电平CMP信号，其控制控制电路24提供无源泵输入IN。在无源泵输入IN的情况下，不再驱动泵芯22提供泵输出POUT并增加VOUT电压。VOUT电压可由于漏电流而在一段时间后减小，直到VOUT电压减小到小于VREF电压为止。那时，比较器26提供高逻辑电平CMP信号，以再次控制控制电路24提供有源泵输入IN，从而驱动泵芯22提供泵输出POUT并增加VOUT电压。以此方式，VOUT电压可以调节为与VREF电压大致相同的电压。

图3是根据本公开的实施例的振荡器300的框图。在本公开的一些实施例中，振荡器300可以包含在图1的电压产生器190和/或图2的振荡器210中。

振荡器300包含启用电路302及延迟电路304和306。启用电路302在图3中示出为“与非”逻辑电路。然而，在本公开的一些实施例中，启用电路302可包含替代的或额外的逻辑电路。启用电路302被提供由延迟电路306提供的启用信号OSCEN和输出信号OSCOUT。当OSCEN信号无源(例如，无源低逻辑电平)时，启用电路302提供具有高逻辑电平(例如，具有高电平电压)的输出信号OSC1。当OSCEN信号有源(例如，有源高逻辑电平)时，启用电路302提供具有与OSCOUT信号的逻辑电平互补的逻辑电平的OSC1信号。OSC1信号被提供给延迟电路304。延迟电路304提供相对于OSC1信号具有延迟D1的输出信号OSC2。OSC2信号被提供给延迟电路306。延迟电路306提供相对于OSC2信号具有延迟D2的OSCOUT信号。在本公开的实施例中，在振荡器300包含在图2的振荡器210中的情况下，OSCOUT信号表示输出信号CLK。

在操作中，当无源OSCEN信号被提供给启用电路302时，振荡器300提供具有恒定低逻辑电平(例如，无源OSCOUT信号)的OSCOUT信号。当有源OSCEN信号被提供给启用电路302时，振荡器300提供在高逻辑电平和低逻辑电平之间周期性改变的OSCOUT信号(例如，有源OSCOUT信号)。有源OSCOUT信号的周期可基于延迟电路304的延迟D1和延迟电路306的延迟D2。例如，有源OSCOUT信号的周期可大致为2x(D1+D2)，其中忽略了启用电路302的传播延迟。有源OSCOUT信号的周期可在延迟D1和D2改变时改变。例如，当延迟D1和D2中的一个或两个增加时，有源OSCOUT信号的周期增加，并且当延迟D1和D2中的一个或两个减小时，有源OSCOUT信号的周期减小(且OSCOUT信号的频率增加)。因此，有源OSCOUT信号的周期可以通过改变延迟电路304的延迟D1和/或延迟电路306的延迟D2来改变。在本公开的一些实施例中，延迟电路304的延迟D1和延迟电路306的延迟D2随着电源电压的改变而改变。因此，有源OSCOUT信号的周期可随着电源电压的改变而改变。例如，当电源电压增加时，有源OSCOUT信号的周期增加(且OSCOUT信号的频率减小)。

图4是根据本公开的实施例的延迟电路400的示意图。在本公开的一些实施例中，延迟电路400可以包含在延迟电路304和/或306中。

延迟电路400包含串联耦合的反相器电路410与反相器电路420。延迟电路400进一步包含在节点405处耦合到反相器电路410和420的阻抗电路430。反相器电路410包含被提供来自电压供应的电压的晶体管412，并且包含被提供参考电压(例如，接地)的晶体管414。在本公开的一些实施例中，晶体管412可以是p沟道场效应晶体管(pFET)，且晶体管414可为n沟道场效应晶体管(nFET)。晶体管412被提供来自电源(例如，VDD1)的电压，且晶体管414被提供参考电压(例如，接地)。电源VDD1可用于产生具有比VDD1更高的电压的内部电源电压。所述更高电压可用于各种电路，例如，需要比电源VDD1更高的电压电平的模拟电路。在本公开的一些实施例中，VDD1可以是1.8伏。

输入信号IN被提供给反相器电路410，也被提供给晶体管412和414的栅极。反相器电路410进一步包含耦合到晶体管412和414的漏极的电阻416。在本公开的一些实施例中，电阻416是可调电阻电路，其中电阻R可以进行调整以提供所要电阻。电阻R可以进行调整以提供所要延迟。例如，可以在制造期间向延迟电路400提供稳定电力供应并调整电阻R，以提供所要(例如，已知)延迟。进行调整以增加电阻R可使延迟增加，而进行调整以减小电阻R可使延迟减小。

反相器电路410在节点405处提供输出信号INV。INV信号具有与IN信号的逻辑电平互补的逻辑电平。INV信号被提供给阻抗电路430。反相器电路420提供具有与INV信号的逻辑电平互补的逻辑电平的输出信号OUT。

阻抗电路430包含电容432和压控电阻434。阻抗电路430基于电容432的电容和压控电阻434的电阻而向节点405提供阻抗。例如，阻抗电路430的阻抗可以是电容432的电容和压控电阻434的电阻的乘积。电容432示出为p沟道场效应晶体管(pFET)，且压控电阻434示出为n沟道场效应晶体管(nFET)。在本公开的一些实施例中，nFET的阈值电压Vtn约为0.7伏。在本公开的其它实施例中，可使用具有其它晶体管特性的nFET。nFET可在线性范围中操作，使得当电源的电压改变时，nFET的电阻可以相对线性的方式改变。如先前描述，反相器电路410的电阻R可以进行调整以提供所要电阻。在本公开的一些实施例中，电容432可以进行调整以提供所要电阻，例如，针对特定电源电压。

在本公开的一些实施例中，可以针对阻抗电路使用额外和/或替代的电路。例如，在本公开的一些实施例中，阻抗电路可包含压控电阻434，所述压控电阻434包含并联耦合的多个nFET、串联耦合的多个nFET，或具有并联和/或串联耦合的nFET的各种组合的多个nFET。在本公开的一些实施例中，阻抗电路可包含压控电阻434和电容432，它们分别包含pFET和nFET。然而，包含nFET的耦合到电容432的压控电阻434可包含并联耦合的多个pFET、串联耦合的多个pFET，或具有并联和/或串联耦合的多个pFET的各种组合的多个pFET。

电容432被提供来自电源(例如，VDD1)的电压。压控电阻434被提供来自电源(例如，VDD1)的电压，且提供基于所述电压的电阻。例如，当电压增加时，压控电阻434的电阻减小，并且当电压减小时，压控电阻的电阻增加。因此，阻抗电路430的阻抗在来自电源的电压改变时改变。例如，当电压增加(且电阻减小)时，电容432的电容增加，并且当电压减小(且电阻增加)时，电容432的电容减小。

电源(例如，VDD1)的变化电压中的电压噪声的量值相对较小。相比于电源电压的电平(例如，1.8V)，电源电压上的噪声电压电平(例如，+/-50mV或+/-100mv)的变化约为5％。为了改进延迟的一致性，阻抗电路可补偿低频噪声。当电源电压中的噪声使电源的电压电平变低时，减小延迟。当电源电压中的噪声使电源的电压电平变高时，增加延迟。

在操作中，延迟电路400提供相对于IN信号具有延迟的OUT信号。IN信号通过反相器电路410反相以提供INV信号，且反相器电路420使INV信号反相以提供OUT信号。所得OUT信号具有与IN信号相同的逻辑电平，并且相对于IN信号具有延迟。

OUT信号相对于IN信号的延迟可基于阻抗电路430的阻抗。阻抗电路430的阻抗可影响由反相器电路410提供的INV信号的转变时间。INV信号的转变时间是INV信号从低逻辑电平变成高逻辑电平和/或从高逻辑电平变成低逻辑电平的时间。INV信号的转变时间在阻抗电路430的阻抗(例如，电容432的电容)增加时增加，并且INV信号的转变时间在阻抗电路430的阻抗减小时减小。因此，IN信号通过反相器410和420传播以提供OUT信号的时间在阻抗增加时增加，并在阻抗减小时减小。在本公开的一些实施例中，例如，如图4中所示，INV信号的上升转变的转变时间可受阻抗电路430的阻抗影响，而INV信号的下降转变不太受其影响。因此，相比于INV信号的下降转变，延迟电路400的延迟在更大程度上基于INV信号的上升转变的转换时间的改变而增加或减小。在此类实施例中，延迟电路可被描述为延迟输入信号IN的下降边沿。

如先前描述，阻抗电路430的阻抗在提供给阻抗电路430的电源电压改变时改变。例如，同样如先前描述，当电源电压增加时，电阻减小且电容432的电容增加，并且当电源电压减小时，电阻增加且电容432的电容减小。

组合阻抗电路430的变化阻抗与INV信号的变化转变时间的效果使得延迟电路400提供在电源电压增加时增加的延迟并提供在电源电压减小时减小的延迟。换句话说，延迟电路400的延迟针对相对较低的电源电压相对较短，且延迟电路400的延迟针对相对较高的电源电压相对较长。

在本公开的其中延迟电路400包含在振荡器中的实施例中，输出信号的频率可基于电源电压。例如，参考图3，当通过有源OSCEN信号启用振荡器300时，在电源电压增加时，OSCOUT信号的频率减小(且OSCOUT信号的周期增加)。相反地，在电源电压减小时，OSCOUT信号的频率增加(且OSCOUT信号的周期减小)。换句话说，OSCOUT信号的频率针对相对较高的电源电压相对较低，且OSCOUT信号的频率针对相对较低的电源电压相对较高。

因此，在具有电压泵(例如，图2的电压泵200)的实例应用中，当电源电压相对较低时，先前描述的实例振荡器将利用相对高频的输出信号驱动泵芯以更快速地产生经泵送输出电压。然而，当电源电压增加时，由振荡器提供的输出信号的频率将减小，由此驱动泵芯较慢地产生经泵送输出电压。

图5是根据本公开的实施例的延迟电路500的示意图。在本公开的一些实施例中，延迟电路500可以包含在延迟电路304和/或306中。

延迟电路500包含串联耦合的反相器电路510与反相器电路520。延迟电路500还包含在节点505处耦合到反相器电路510和520的阻抗电路530。反相器电路510包含被提供来自电压供应的电压的晶体管512，并包含被提供参考电压(例如，接地)的晶体管514。在本公开的一些实施例中，晶体管512和514可以分别为pFET和nFET。来自外围电路电源(例如，VPERI)的电压被提供给晶体管512。晶体管514被提供参考电压(例如，接地)。外围电路电源VPERI可提供用于产生一电源电压的电压，所述电源电压相比于使用电源VDD1产生的电源电压具有相对较低的电平。例如，使用电源VPERI产生的相对较低的电压可供逻辑控制电路使用。在本公开的一些实施例中，VPERI可以是1.1到1.2伏。

反相器电路510接收被提供给晶体管512和514的栅极的输入信号IN。反相器电路510进一步包含耦合到晶体管512和514的漏极的电阻516。电阻516是可调电阻电路，其中电阻R可以进行调整以提供所要电阻。电阻R可以进行调整以提供所要延迟。例如，可以在制造期间向延迟电路500提供稳定电力供应并调整电阻R，以提供所要(例如，已知)延迟。进行调整以增加电阻R可使延迟增加，而进行调整以减小电阻R可使延迟减小。

图5的反相器电路510在节点505处提供输出信号INV。INV信号具有与IN信号的逻辑电平互补的逻辑电平。INV信号被提供给阻抗电路530。反相器电路520提供具有与INV信号的逻辑电平互补的逻辑电平的输出信号OUT。

阻抗电路530包含电容532和压控电阻534。阻抗电路530基于电容532的电容和压控电阻534的电阻而向节点505提供阻抗。例如，阻抗电路530的阻抗可以是电容532的电容和压控电阻534的电阻的乘积。电容532示出为pFET，且压控电阻534示出为nFET。图5的阻抗电路530中的nFET的阈值电压Vtn约为0.3或0.4伏。在图5的压控电阻534中可以使用具有其它晶体管特性的nFET。nFET可在线性范围中操作，使得当外围电路电源的电压改变时，nFET的电阻可以相对线性的方式改变。如先前描述，反相器电路510的电阻R可以进行调整以提供所要电阻。在本公开的一些实施例中，电容532可以进行调整以提供所要电阻，例如，针对特定电源电压。

在本公开的一些实施例中，可以针对阻抗电路使用额外和/或替代的电路。例如，在本公开的一些实施例中，阻抗电路可包含压控电阻534，所述压控电阻534包含并联耦合的多个nFET、串联耦合的多个nFET，或具有并联和/或串联耦合的nFET的各种组合的多个nFET。在本公开的一些实施例中，阻抗电路可包含压控电阻534和电容532，它们分别包含pFET和nFET。然而，耦合到包含nFET的电容532的压控电阻534可包含并联耦合的多个pFET、串联耦合的多个pFET，或具有并联和/或串联耦合的多个pFET的各种组合的多个pFET。

向电容532提供来自外围电路电源的电压。压控电阻534被提供来自外围电路电源的电压，且提供基于所述电压的电阻。例如，当电压增加时，压控电阻534的电阻减小，并且当电压减小时，压控电阻的电阻增加。因此，阻抗电路530的阻抗在来自外围电路电源的电压改变时改变。例如，当电压增加(且电阻减小)时，电容532的电容增加，并且当电压减小(且电阻增加)时，电容532的电容减小。

外围电路电源(例如，VPERI)的变化电压中的电压噪声的量值相对较小。相比于外围电路电源电压的电平(例如，1.1V或1.2V)，外围电路电源电压上的噪声电压电平(例如，+/-50mV或+/-100mv)的范围约为10％。为了改进延迟的一致性，阻抗电路可补偿低频噪声。当电源电压中的噪声使电源的电压电平变低时，减小延迟。当电源电压中的噪声使电源的电压电平变高时，增加延迟。

延迟电路500提供相对于IN信号具有延迟的OUT信号。IN信号通过反相器电路510反相以提供INV信号，且反相器电路520使INV信号反相以提供OUT信号。所得OUT信号具有与IN信号相同的逻辑电平，并且相对于IN信号具有延迟。

OUT信号相对于IN信号的延迟可基于阻抗电路530的阻抗。阻抗电路530的阻抗可影响由反相器电路510提供的INV信号的转变时间。INV信号的转变时间是INV信号从低逻辑电平变成高逻辑电平和/或从高逻辑电平变成低逻辑电平的时间。INV信号的转变时间在阻抗电路530的阻抗(例如，电容532的电容)增加时增加，并且INV信号的转变时间在阻抗电路530的阻抗减小时减小。因此，IN信号通过反相器510和520传播以提供OUT信号的时间在阻抗增加时增加，并在阻抗减小时减小。在本公开的一些实施例中，例如，如图5中所示，INV信号的上升转变的转变时间可受阻抗电路530的阻抗影响，而INV信号的下降转变不太受其影响。因此，相比于INV信号的下降转变，延迟电路500的延迟在更大程度上基于INV信号的上升转变的转换时间的改变而增加或减小。在此类实施例中，延迟电路可被描述为延迟输入信号IN的下降边沿。

如先前描述，阻抗电路530的阻抗在提供给阻抗电路530的电源电压改变时改变。例如，同样如先前描述，当电源电压增加时，电阻减小且电容532的电容增加，并且当电源电压减小时，电阻增加且电容532的电容减小。

组合阻抗电路530的变化阻抗与INV信号的变化转变时间的效果使得延迟电路500提供在电源电压增加时增加的延迟并提供在电源电压减小时减小的延迟。换句话说，延迟电路500的延迟针对相对较低的电源电压相对较短，且延迟电路500的延迟针对相对较高的电源电压相对较长。

在本公开的其中延迟电路500包含在振荡器中的实施例中，输出信号的频率可基于电源电压。例如，参考图3，当通过有源OSCEN信号启用振荡器300时，在电源电压增加时，OSCOUT信号的频率减小(且OSCOUT信号的周期增加)。相反地，在电源电压减小时，OSCOUT信号的频率增加(且OSCOUT信号的周期减小)。换句话说，OSCOUT信号的频率针对相对较高的电源电压相对较低，且OSCOUT信号的频率针对相对较低的电源电压相对较高。

因此，在具有电压泵(例如，图2的电压泵200)的实例应用中，当电源电压相对较低时，先前描述的实例振荡器将利用相对高频的输出信号驱动泵芯以更快速地产生经泵送输出电压。然而，当电源电压增加时，由振荡器提供的输出信号的频率将减小，由此驱动泵芯较慢地产生经泵送输出电压。

在本公开的一些实施例中，可以使用其它电压来代替VDD1和VPERI。例如，可以使用接地电压来代替VDD1和VPERI。阻抗电路可包含压控电阻和电容，所述电容可包含pFET、nFET或其组合。电容被提供来自接地电压的电压。压控电阻被提供来自高电平电源(例如，VDD1/VPERI)的电压。高电平电源电压的变化程度通常高于接地电压。压控电阻提供基于电压的电阻。例如，可被提供高电平电源电压的压控电阻的电阻响应于阻抗电路的充电节点的电压升高或降低而改变。因此，阻抗电路的阻抗在来自电源的电压改变时改变。

如先前描述，参考图4和5描述的延迟电路400和500延迟输入信号IN的下降边沿。在本公开的一些实施例中，延迟电路延迟输入信号IN的上升边沿。例如，在本公开的一些实施例中，延迟电路包含具有耦合在下拉电路的漏极和耦合到阻抗电路的节点之间的电阻的反相器。阻抗电路可包含在节点和参考电压(例如，接地)之间串联耦合的压控电阻和电容。压控电阻可包含具有耦合到参考电压的栅极的p沟道场效应晶体管(例如，pFET)。实例延迟电路可进一步包含具有耦合到节点的输入的反相器电路，并且提供输出信号OUT。在本公开的此类实施例中，延迟电路基于电源电压的改变而延迟输入信号IN的上升边沿。因此，延迟电路的延迟随着电源电压的改变而改变。

根据以上内容，应了解，尽管本文中已经出于说明的目的描述了本公开的特定实施例，但是可以在不偏离本公开的精神和范围的情况下进行各种修改。因此，本公开的范围不应限于本文中所描述的特定实施例中的任一个。