阅读说明：本技术 包含二维材料的晶体管以及相关的微电子装置、存储器装置和电子系统 (Transistor comprising two-dimensional material and related microelectronic device, memory device and electronic system ) 是由 K·M·考尔道 合田晃 山·D·唐 G·S·桑胡 杨立涛 刘海涛 于 2020-08-19 设计创作，主要内容包括：本申请涉及包含二维材料的晶体管,并且涉及相关的微电子装置、存储器装置和电子系统。晶体管包括2D材料结构和栅极结构。所述2D材料结构在第一水平方向上平行延伸的介电鳍结构的表面上并且在其之间共形地延伸,并且包括源极区、漏极区和在所述第一水平方向上定位在所述源极区和所述漏极区之间的沟道区。所述栅极结构覆盖所述2D材料结构的所述沟道区,并且在与所述第一水平方向正交的第二水平方向上延伸。所述栅极结构在所述第一水平方向上在所述2D材料结构的所述沟道区的水平边界内。(The present application relates to transistors comprising two-dimensional materials, and to related microelectronic devices, memory devices and electronic systems. The transistor includes a 2D material structure and a gate structure. The 2D material structure extends conformally on and between surfaces of dielectric fin structures extending parallel in a first horizontal direction and includes a source region, a drain region, and a channel region positioned between the source region and the drain region in the first horizontal direction. The gate structure covers the channel region of the 2D material structure and extends in a second horizontal direction orthogonal to the first horizontal direction. The gate structure is within a horizontal boundary of the channel region of the 2D material structure in the first horizontal direction.)

包含二维材料的晶体管以及相关的微电子装置、存储器装置 和电子系统

优先权要求

此申请要求于2019年8月23日提交的美国专利申请序列第16/549,519号，名称为“包含二维材料的晶体管以及相关的微电子装置、存储器装置和电子系统”的优先权。

技术领域

在各种实施例中，本公开总体上涉及微电子装置设计和制造领域。更具体地，本公开涉及包含二维(2D)材料的晶体管，并且涉及相关的微电子装置、存储器装置和电子系统。

背景技术

微电子工业的持续目标是增加例如非易失性存储器装置(例如，NAND快闪存储器装置)的存储器装置的存储器密度(例如，每存储器管芯的存储器单元的数目)。增加非易失性存储器装置中的存储器密度的一种方式是利用竖直存储器阵列(也被称为“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含竖直存储器串，所述竖直存储器串延伸通过导电结构(例如，字线板)的层中的开口，以及竖直存储器串与导电结构的每个接合处的介电材料。与具有晶体管的常规平面(例如，二维)布置的结构相比，此些配置通过在管芯上向上(例如，纵向地、竖直地)构建阵列而允许将更多数目的开关装置(例如，晶体管)位于单元管芯面积(即，所消耗的有源表面的长度和宽度)中。

常规竖直存储器阵列包含导电结构与存取线(例如，字线)之间的电连接，使得竖直存储器阵列中的存储器单元可以被唯一地选择用于写入、读取或擦除操作。形成此些电连接的一种方法包含在导电结构层的边缘(例如，水平端)处形成所谓的至少一个“阶梯”(或“梯级”)结构。阶梯结构包含限定导电结构的接触区的个别的“台阶”，导电接触结构可以定位在所述接触区上，以提供到导电结构的电通路。

随着竖直存储器阵列技术的进步，已经通过形成竖直存储器阵列来提供附加存储器密度，以包含附加层的导电结构，并且因此包含附加阶梯结构和/或与其相关联的个别阶梯结构中的附加台阶。然而，增加堆叠结构的导电结构的层的数量(并且因此阶梯结构的数量和/或个别阶梯结构中的台阶的数量)而没有不期望地增加堆叠结构的总宽度(例如，横向占用面积)可以导致复杂并且拥挤的路由路径，以将导电结构电连接到存储器装置的附加组件(例如，串驱动器)。此些复杂并且拥挤的路由路径可以阻碍(或甚至阻止)来自存储器装置的其它组件以及在其之间的所期望的连接路径。另外，随着导电结构的层的数量持续增加，存储器装置的附加组件的常规位置和配置已经变得不能支持增加数量的附加组件。

鉴于前述内容，仍然需要有助于提高存储器密度同时减轻常规装置配置的问题(例如，路由拥塞、连接障碍)的新装置(例如，微电子装置、存储器装置)配置，以及包含新装置配置的新电子系统。

发明内容

在一些实施例中，晶体管包括2D材料结构和栅极结构。所述2D材料结构在第一水平方向上平行延伸的介电鳍结构的表面上并且在其之间共形地延伸，并且包括源极区、漏极区和在所述第一水平方向上定位在所述源极区和所述漏极区之间的沟道区。所述栅极结构覆盖所述2D材料结构的所述沟道区，并且在与所述第一水平方向正交的第二水平方向上延伸。所述栅极结构在所述第一水平方向上在所述2D材料结构的所述沟道区的水平边界内。

在附加的实施例中，微电子装置包括分立的介电结构、非平面2D材料结构、栅极结构、导电结构、接触结构和至少一个附加的接触结构。分立的介电结构覆盖隔离结构并且通过填充的沟槽彼此隔开。非平面2D材料结构在填充的沟槽的内部和外部的隔离结构和分立的介电结构的表面上方延伸，并且包括导电掺杂区和导电掺杂区之间的沟道区。栅极结构覆盖非平面2D材料结构的沟道区并且与其基本上对准。导电结构从栅极结构延伸到沟槽中。接触结构耦合到一些导电掺杂区并且延伸到隔离结构中。所述至少一个附加的接触结构耦合到所述导电掺杂区中的至少另一个并且远离所述隔离结构延伸。

在进一步的实施例中，存储器装置包括堆叠结构、阶梯结构、串驱动器晶体管、至少一个附加的导电结构和存储器单元串。堆叠结构包括布置成层的竖直交替的导电结构和绝缘结构。阶梯结构在堆叠结构的水平端处。阶梯结构具有包括层的边缘的台阶。所述串驱动器晶体管竖直地覆盖阶梯结构并且包括沟道区，所述沟道区包括至少一种2D材料。所述至少一个附加的导电结构从串驱动器晶体管与阶梯结构的台阶中的一个延伸并且在其之间延伸。所述存储器单元串竖直延伸通过所述堆叠结构。

在又一附加的实施例中，电子系统包括输入装置、输出装置、可操作地耦合到输入装置和输出装置的处理器装置以及可操作地耦合到处理器装置的存储器装置。所述存储器装置包括堆叠结构、接触结构、微电子装置和竖直地延伸的存储器单元串。堆叠结构具有包括导电结构和与导电结构竖直相邻的绝缘结构的层，并且包括阶梯区和存储器阵列区。阶梯区包括具有台阶的阶梯结构，台阶包括层的水平端。存储器阵列区与阶梯区水平地相邻。接触结构在阶梯结构的台阶上。微电子装置电耦合到接触结构，并且包括竖直地覆盖并且在堆叠结构的阶梯区的水平边界内的晶体管。所述晶体管中的每一个包括：沟道区，其包括2D材料；导电掺杂区，其与所述沟道区的相对水平边界相邻并且包括掺杂有至少一种导电掺杂剂的所述2D材料；以及栅极结构，其竖直地覆盖并且至少部分地与所述沟道区水平地对准。竖直地延伸的存储器单元串在堆叠结构的存储器阵列区内。

附图说明

图1A是根据本公开的实施例的微电子装置的简化的局部顶视图。

图1B是图1A中所展示的微电子装置关于图2A中所描绘的线A-A的简化的局部横截面图。

图1C是图1A中所展示的微电子装置关于图2A中所描绘的线B-B的简化的局部横截面图。

图2A是根据本公开的实施例的包含图1A至1C中所展示的微电子装置的存储器装置的简化的局部顶视图。

图2B是图2A中所展示的存储器装置关于图2A中所描绘的线A-A的简化的局部横截面图。

图2C是图2A中所展示的存储器装置关于图2A中所描绘的线B-B的简化的局部横截面图。

图3是示出根据本公开的实施例的电子系统的示意框图。

具体实施方式

以下描述提供具体细节，例如材料成分、形状和尺寸，以便提供对本公开的实施例的全面描述。然而，本领域的普通技术人员将理解，本公开的实施例可以在不采用这些具体细节的情况下实践。实际上，可以结合工业中采用的常规微电子装置制造技术来实践本公开的实施例。此外，下面提供的描述没有形成用于制造微电子装置的完整工艺流程。下面描述的结构没有形成完整的微电子装置。下面仅详细描述理解本公开的实施例所必需的那些过程动作和结构。由所述结构可以通过常规制造技术来执行形成完整微电子装置的附加动作。

本文中呈现的附图仅用于说明目的，并不意味着是任何特定材料、组件、结构、装置或系统的实际视图。可以预期由于例如制造技术和/或公差而导致的附图中所描绘的形状的变化。因此，本文中所描述的实施例不应被解释为限于所示的特定形状或区，而是包含例如由制造导致的形状偏差。例如，示出或描述为盒状的区可以具有粗糙和/或非线性特征，并且示出或描述为圆形的区可以包含一些粗糙和/或线性特征。此外，所示的锐角可以是圆形的，反之亦然。因此，图中所示的区本质上是示意性的，并且它们的形状不旨在示出区的精确形状，并且不限制本权利要求的范围。附图不必按比例绘制。另外，附图之间共有的元件可以保持相同的数字标记。

如本文中所使用的，“存储器装置”是指并且包含呈现但不限于存储器功能的微电子装置。

如本文中所使用的，术语“竖直”、“纵向”、“水平”和“横向”是参考结构的主平面，并且不必由地球重力场限定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面由与结构的其它表面相比具有相对较大面积的结构表面限定。

如本文中所使用的，“竖直地相邻”或“纵向地相邻”特征(例如，区、结构、装置)是指并包含彼此最竖直地接近(例如，竖直地最靠近)的特征。另外，如本文中所使用的，“水平地相邻”或“水平地相邻”特征(例如，区、结构、装置)是指并包含彼此最水平地接近(例如，水平地最靠近)的特征。

如本文中所使用，术语“间距”是指两个相邻特征中的相同点之间的距离。

如在本文中所使用的，空间相对术语，例如“下方(beneath)”、“下面(below)”、“下部(lower)”、“底部(bottom)”、“上方(above)”、“上部(upper)”、“顶部(top)”、“前部(front)”、“后部(rear)”、“左”、“右”等，可以用于描述一个元件或特征与另一个元件或特征的关系，如图所示。除非另有说明，空间相对术语旨在涵盖除了图中所描绘的定向之外的材料的不同定向。例如，如果附图中的材料倒置，则描述为在其它元件或特征的“下面”或“下方”或“在...底部”的元件将被定向为在其它元件或特征的“上方”或“在...顶部”。因此，取决于使用术语的上下文，术语“下面”可以涵盖上方和下面的定向，这对于本领域的普通技术人员是显而易见的。材料可以以其它方式定向(例如，旋转90度、倒置、翻转)，并且相应地解释在本文中使用的空间相对描述符。

如本文中所使用的，单数形式“一”、“一个”和“所述”旨在也包含复数形式，除非上下文另外明确指示。

如本文中所使用的，“和/或”包含一或多个相关联列出项目的任何和所有组合。

如在本文中所使用的，术语“被配置”指的是至少一个结构和至少一个设备中的一或多个的尺寸、形状、材料成分、定向和布置，其有利于以预定方式操作所述结构和所述设备中的一或多个。

如本文中所使用的，短语“耦合到”是指可操作地彼此连接的结构，例如通过直接欧姆连接或通过间接连接(例如，通过另一种结构)电连接。

如在本文中所使用的，术语“基本上”是参考给定参数、性质或条件装置并且包含在一定程度上本领域普通技术人员将理解给定参数、性质或条件满足一定程度的方差，例如在可接受的公差内。例如，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可以是满足至少90.0％、满足至少95.0％、满足至少99.0％，满足至少满足99.9％，或甚至满足至少100.0％。

如在本文中所使用的，关于特定参数的数值的“约”或“接近”包括所述数值，并且本领域的普通技术人员将理解的与该数值的偏差程度在特定参数的可接受公差内。例如，参考数值的“约”或“接近”可以包含在数值的90.0％至110.0％的范围内的附加数值，例如在数值的95.0％至105.0％的范围内，在数值的97.5％至102.5％的范围内，在数值的99.0％至101.0％的范围内，在数值的99.5％至100.5％的范围内，或在数值的99.9％至100.1％的范围内。

如本文中所使用的，术语“二维材料”或“2D材料”是指并且包含由通过分子内力(例如，共价键)结合在一起的单个(例如，仅一个)单层或多层(例如，大于或等于两(2)层)单元(例如，原子、分子)形成并包含的晶体材料。换句话说，2D材料可以表征为包括通过分子内力结合在一起的约一或多个单层的晶体材料。

如本文中所使用的，术语“NMOS”晶体管是指并且包含具有P型沟道区、N型沟道区或I型沟道区的所谓金属氧化物晶体管。NMOS晶体管的栅极可以包括导电金属，例如多晶硅的另一个导电材料或其组合。如本文中所使用的，术语“PMOS”晶体管是指并且包含具有P型沟道区、N型沟道区或I型沟道区的所谓金属氧化物晶体管。PMOS晶体管的栅极可以包括导电金属，例如多晶硅的另一个导电材料或其组合。因此，此些晶体管的栅极结构可以包含不一定是金属的导电材料。

图1A是根据本公开的实施例的微电子装置100的简化的局部顶视图。图1B是图1A中所展示的微电子装置100的一部分关于图1A中所描绘的线A-A的简化的局部横截面图。图1C是图1A中所展示的微电子装置100的一部分关于图1A中所描绘的线B-B的简化的局部横截面图。为了清楚和易于理解附图和相关描述，并非在图1A至1C中的一个中描绘的微电子装置100的所有组件(例如，特征、结构、装置)在图1A至1C中彼此描绘。例如，微电子装置100的一些组件竖直地覆盖微电子装置100的其它组件未在图1A中展示，以便提供其它组件的更清楚的顶视图。

参考图1A，微电子装置100可以包含：介电结构104，其覆盖隔离结构102；2D材料结构106，其在介电结构104上方和之间延伸；栅极结构118，其覆盖2D材料结构106的区(例如，沟道区)；以及局部接触结构114和全局接触结构116，其耦合到2D材料结构106的附加区(例如，源极区、漏极区)。如下面进一步详细描述的，微电子装置100可以包含除了图1A中所描绘的那些之外的附加组件(例如，特征、结构、区、装置)。

隔离结构102(例如，层间介电(ILD)结构)可以由一或多种介电材料形成并且包含一或多种介电材料，例如至少一种介电氧化物材料(例如，氧化硅(SiO_x)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlO_x)、氧化铪(HfO_x)、氧化铌(NbO_x)、氧化钛(TiO_x)、氧化锆(ZrO_x)、氧化钽(TaO_x)和氧化镁(MgO_x)中的一或多种)、至少一种介电氮化物材料(例如，氮化硅(SiN_y))、至少一种介电氧氮化物材料(例如，氧氮化硅(SiO_xN_y))和至少一种介电碳氮化物材料(例如，碳氮化硅(SiO_xC_zN_y))中的一或多种。本文中包含“x”、“y”和“z”中的一或多个的公式(例如，SiO_x、AlO_x、HfO_x、NbO_x、TiO_x、SiN_y、SiO_xN_y、SiO_xC_zN_y)表示对于另一种元素(例如，Si、Al、Hf、Nb、Ti)的每一个原子，含有一种元素的“x”原子、另一个元素的“y”原子和附加元素(如果有的话)的“z”原子的平均比率的材料。由于公式表示相对原子比而不是严格的化学结构，所以隔离结构102可以包括一或多种化学计量化合物和/或一或多种非化学计量化合物，并且“x”、“y”和“z”(如果有的话)的值可以是整数或可以是非整数。如本文中所使用的，术语“非化学计量化合物”是指并且包含具有不能由明确的自然数的比率表示并且违反确定比例定律的元素组成的化合物。隔离结构102包含至少一种介电材料的基本上均匀的分布或基本上不均匀的分布。如本文中所使用的，术语“均匀的分布”是指材料的相对量在结构的不同部分(例如，不同的水平部分、不同的竖直部分)中不变化。相反，如本文中所使用，术语“不均匀的分布”是指材料的相对量在结构的不同部分中变化。在一些实施例中，隔离结构102呈现出介电材料的基本上均匀的分布。在进一步的实施例中，隔离结构102呈现出至少一种介电材料的基本上不均匀的分布。隔离结构102例如可以由至少两种不同的介电材料的堆叠(例如，叠层)形成并且包含至少两种不同的介电材料的堆叠(例如，叠层)。在一些实施例中，隔离结构102由二氧化硅(SiO₂)形成并且包含二氧化硅(SiO₂)。

介电结构104可以呈现出在第一水平方向(例如，图1A中所展示的Y方向)上平行延伸的水平伸长形状(例如，鳍片形状、薄片形状、椭圆形状)。本文中使用的术语“平行”是指基本上平行。在一些实施例中，每个介电结构104呈现出基本上相同的尺寸(例如，在X方向(图1A和1C)上基本上相同的宽度W₁、在正交于X方向的Y方向(图1A)上基本上相同的长度L₁以及在Z方向(图1C)上基本上相同的高度H₁)、形状和间隔(例如，在X方向(图1A和1C)上基本上相同的距离D₁)。在附加的实施例中，至少一个介电结构104呈现出与一或多个其它介电结构104至少一个不同的尺寸(例如，不同的长度，不同的宽度，不同的高度)和不同的形状中的一或多个，和/或至少一对水平相邻的介电结构104之间的距离不同于至少另一对水平相邻的介电结构104之间的距离。可以选择介电结构104的尺寸、形状和间隔，以向2D材料结构106提供期望的尺寸和形状，如下面进一步详细描述的。作为非限制性实例，介电结构104可以各自个别地呈现出在约2:1至约5:1(例如，约2:1至约3:1)的范围内的纵横比(例如，高度H₁(图1C)与宽度W₁(图1A和1C)的比率)，以及每个介电结构104的宽度W₁与水平相邻的介电结构104之间的距离D₁(例如，间隔)之间的比率可以在约0.1:1至约10:1的范围内。在一些实施例中，介电结构104中的每一个呈现出约100nm的宽度W₁(图1A和1C)、在约10nm至约500nm的范围内的高度H₁(图1C)以及水平相邻的介电结构104之间的距离D₁(图1A和1C)在约10nm至约100nm的范围内。

介电结构104可以由至少一种介电材料形成并且包含至少一种介电材料，例如至少一种介电氧化物材料(例如，SiO_x、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlO_x、HfO_x、NbO_x、TiO_x、ZrO_x、TaO_x和MgO_x中的一或多种)、至少一种介电氮化物材料(例如，SiN_y)、至少一种介电氮氧化物材料(例如，SiO_xN_y)和至少一种介电碳氮化物材料(例如，SiO_xC_zN_y)中的一或多种。介电结构104中的每一个可以个别地包含至少一种介电材料的基本上均匀的分布或基本上不均匀的分布。在一些实施例中，介电结构104中的每一个呈现出介电材料的基本上均匀的分布。在进一步的实施例中，介电结构104中的至少一个呈现出至少一种介电材料的基本上不均匀的分布。一或多个介电结构104例如可以由至少两种不同的介电材料的堆叠(例如，叠层)形成并且包含至少两种不同的介电材料的堆叠(例如，叠层)。在一些实施例中，介电结构104中的每一个由氧化铝(Al₂O₃)形成并且包含氧化铝(Al₂O₃)。例如，介电结构104中的每一个可以包括具有六边形晶体结构或菱形晶体结构的晶体Al₂O₃。

共同参考图1A和1C，2D材料结构106可以形成在隔离结构102和介电结构104的表面(例如，上部表面、侧表面)上或上方。如图1C中所展示，2D材料结构106可以至少部分地(例如，基本上)适形于由在其上形成2D材料结构106的表面(例如，上表面、侧表面)限定的形貌。2D材料结构106可以在隔离结构102和介电结构104的表面(例如，上部表面、侧表面)上方延伸(例如，连续延伸)。2D材料结构106部分地(例如，小于完全地)填充水平地夹置在介电结构104之间(例如，在X方向上)的沟槽(例如，开口)。2D材料结构106可以形成为期望的厚度T₁，至少部分地取决于水平地相邻的介电结构104之间的水平距离(例如，在X方向上)。例如，2D材料结构106可以呈现出小于或等于约10纳米(nm)的厚度T₁，例如小于或等于约8nm，小于或等于约6nm，或小于或等于约4nm。在一些实施例中，2D材料结构106的厚度T₁在约1nm至约4nm的范围内。

2D材料结构106可以由具有通用化学公式MX₂的过渡金属二硫族元素化物(TMDC)中的一或多种形成并且包含过渡金属二-硫属元素化物(TMDC)，其中M是过渡金属(例如，钼(Mo)、钨(W)、铌(Nb)、锆(Zr)、铪(Hf)、铼(Re)、铂(Pt)、钛(Ti)，钽(Ta)、钒(V)、钴(Co)、镉(Cd)、铬(Cr))并且X是硫族元素(例如，硫(S)、硒(Se)、碲(Te))；一种碳化物或碳氮化物具有通用化学公式M_n+1X_n(也被称为“MXene”)并包含氧(-O)、羟基(-OH)或氟(-F)表面终端，其中M是元素周期表第IV或V组的过渡金属(例如，Ti、Hf、Zr、V、Nb、Ta)，X选自碳(C)和氮(N)；石墨烯；氧化石墨烯；锡烯；膦；六方氮化硼(h-BN)；硼墨稀；硅烯；石墨烯；锗烯；锗烷；2D超晶体；以及半导体材料的单层。在一些实施例中，2D材料结构106包括一或多个TMDC单层，例如硫化钨(WS₂)、硒化钨(WSe₂)、碲化钨(WTe₂)、硫化钼(MoS₂)、硒化钼(MoSe₂)、碲化钼(MoTe₂)、硫化铌(NbS₂)、硒化铌(NbSe₂)、碲化铌(NbTe₂)、硫化锆(ZrS₂)、硒化锆(ZrSe₂)、碲化锆(ZrTe₂)、硫化铪(HfS₂)、硒化铪(HfSe₂)、碲化铪(ZrTe₂)、硫化铼(ReS₂)、硒化铼(ReSe₂)和碲化铼(ReTe₂)的一或多种中的一或多个单层。在一些实施例中，2D材料结构106的电子迁移率在约10平方厘米每伏秒(cm²/V·s)至约400cm²/V·s的范围内(例如，在约150cm²/V·s至约400cm²/V·s的范围内，例如约150cm²/V·s至约200cm²/V·s的范围内)，带隙在约1.2电子伏特(eV)至约2.5eV的范围内(例如，在约1.8eV至约2.5eV的范围内)。作为非限制性实例，2D材料结构106可以包括WS₂、WSe₂、MoS₂和MoSe₂中的一或多种。在一些实施例中，2D材料结构106是WSe₂。在附加的实施例中，2D材料结构106是WS₂。在进一步的实施例中，2D材料结构106是MoSe₂。

参考图1B，2D材料结构106可以形成为包含沟道区108、第一导电掺杂区110和第二导电掺杂区112。2D材料结构108的沟道区106中的每一个可以个别地(例如，在Y方向上)在一对(例如，两(2)个)第一导电掺杂区110之间水平地夹置，每一对第一导电掺杂区110可以个别地水(例如，在Y方向上)在一对(例如，两(2)个)第二导电掺杂区112之间平地夹置。如下面进一步详细描述的，第一导电掺杂区110可以用作偏移区(例如，横向双扩散(LDD)偏移区)以将第一导电掺杂区110从栅极结构118水平地偏移，并且第二导电掺杂区112可以用作包含栅极结构118、沟道区108、第一导电掺杂区110和第二导电掺杂区112的晶体管(例如，例如串驱动器晶体管的驱动器晶体管)的源极区和漏极区。作为非限制性实例，如图1B中所展示，第二导电掺杂区112可以包含源极区112A和漏极区112B。每个源极区112A可以通过两(2)个第一导电掺杂区110和两(2)个第一导电掺杂区110之间的沟道区108中的一个与最水平接近其的漏极区112B(例如，在Y方向)水平地隔开。单个(例如，仅一个)源极区112A可以由微电子装置100的两个(2)水平地相邻的晶体管共享。

2D材料结构106的第一导电掺杂区110和第二导电掺杂区112(例如，源极区112A、漏极区112B)可以掺杂有任何期望的掺杂剂。在一些实施例中，第一导电掺杂区110和第二导电掺杂区112掺杂有至少一种N型掺杂剂(例如，磷、砷、锑和铋中的一或多种)，并且第一导电掺杂区110被掺杂以呈现出比第二导电掺杂区112相对较少的自由电子。例如，第一导电掺杂区110可以包括N^-区，而第二导电掺杂区112可以包括N⁺区。在一些此类实施例中，沟道区108掺杂有至少一种P型掺杂剂(例如，硼、铝和镓中的一或多种)。在附加的实施例中，第一导电掺杂区110和第二导电掺杂区112掺杂有至少一种P型掺杂剂(例如，硼，铝和镓中的一或多种)，并且第一导电掺杂区110被掺杂以呈现出比第二导电掺杂区112相对较少的价电子缺乏(通常被称为“空穴”)。例如，第一导电掺杂区110可以包括P^-区，而第二导电掺杂区112可以包括P⁺区。在一些此类实施例中，沟道区108掺杂有至少一种N型掺杂剂(例如，磷、砷、锑和铋中的一或多种)。在进一步的实施例中，2D材料结构106的第一导电掺杂区110和第二导电掺杂区112中的一或多个基本上是未掺杂的。例如，2D材料结构106的特性(例如，2D材料成分)可以允许第一导电掺杂区110和第二导电掺杂区112中的一或多个包括I型区。

继续参考图1B，局部接触结构114和全局接触结构116可以接触(例如，电接触、物理接触)2D材料结构106的第二导电掺杂区112。例如，局部接触结构114可以物理接触2D材料结构106的漏极区112B，并且全局接触结构116可以物理接触2D材料结构106的源极区112A。局部接触结构114可以形成为从2D材料结构106的漏极区112B向下竖直地延伸(例如，在负Z方向上)并且通过2D材料结构106下面的隔离结构102；全局接触结构116可以形成为从2D材料结构106的源极区112A向上竖直地延伸(例如，在正Z方向上)。如图1B中所展示，在一些实施例中，局部接触结构114形成为从2D材料结构106的漏极区112B的上部边界向下竖直地延伸，使得局部接触结构114竖直地延伸通过2D材料结构106的漏极区112B；并且全局接触结构116形成为从2D材料结构106的源极区112A的上部边界向上竖直地延伸。在附加的实施例中，局部接触结构114形成为从2D材料结构106的漏极区112B的下部边界向下竖直地延伸，使得局部接触结构114不竖直地延伸通过2D材料结构106的漏极区112B；和/或全局接触结构116形成为从2D材料结构106的源极区112A的下部边界向上竖直地延伸，使得全局接触结构116竖直地延伸通过2D材料结构106的源极区112A。如下文进一步详细描述的，局部接触结构114可以将微电子装置100的2D材料结构106电连接到附加结构(例如，附加导电结构，例如导电线结构和/或附加导电接触结构)和/或竖直地位于微电子装置100下方的装置；并且全局接触结构116可以将微电子装置100的2D材料结构106电连接到竖直地覆盖微电子装置100的附加结构和/或装置。在附加的实施例中，局部接触结构114和/或全局接触结构116物理接触2D材料结构106的第一导电掺杂区110而不是第二导电掺杂区112。在进一步的实施例中，局部接触结构114和/或全局接触结构116物理接触2D材料结构106的第一导电掺杂区110以及第二导电掺杂区112。

局部接触结构114和全局接触结构116可以各自个别地由至少一种导电材料形成并且包含至少一种导电材料，例如至少一种金属(例如钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)，铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))；至少一种合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co和Ni和Fe基合金、Al基合金、Cu基合金，镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)；至少一种导电掺杂的半导体材料(例如，导电掺杂的多晶硅、导电掺杂的锗(Ge)、导电掺杂的硅锗(SiGe))；以及至少一种导电含金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种。局部接触结构114和全局接触结构116可以包含导电材料的基本上均匀的分布，或可以包含导电材料的基本上不均匀的分布。如果局部接触结构114和全局接触结构116中的一或多个呈现出导电材料的基本上不均匀的分布，则导电材料的量在局部接触结构114和全局接触结构116中的一或多个的整个不同部分中可以逐步变化(例如，突然变化)，或可以连续变化(例如，逐渐变化，例如线性地、抛物线地)。在一些实施例中，局部接触结构114和全局接触结构116各自个别地呈现出导电材料的基本上均匀的分布。在附加的实施例中，局部接触结构114中的至少一个和全局接触结构116中的至少一个中的一或多个呈现出至少一种导电材料的基本上不均匀的分布。例如，局部接触结构114中的至少一个和全局接触结构116中的至少一个中的一或多个可以由至少两种不同的导电材料的堆叠形成并且包含至少两种不同的导电材料的堆叠。

共同参考图1A和1B，栅极结构118可以竖直地覆盖(例如，在Z方向上)2D材料结构106的沟道区108(图1B)，并且可以呈现在与介电结构104(图1A)延伸的第一水平方向(例如，Y方向)正交的第二水平方向(例如，X方向(图1A))上平行延伸的水平伸长形状(例如，椭圆形状、矩形形状)。栅极结构118可以与2D材料结构106的沟道区108基本上水平地对准(例如，在Y方向)。栅极结构118中的每一个可以个别地在2D材料结构106的源极区112A中的一个和最水平地接近(例如，在Y方向上)源极区112A中的一个的2D材料结构106的漏极区112B中的一个之间水平地夹置(例如，在Y方向上)。栅极结构118可以各自呈现出彼此基本上相同的尺寸(例如，Y方向上的宽度W₂(图1A和1B)、X方向上的长度(图1A)以及Z方向上的高度H₂(图1B和1C))和形状。在一些实施例中，栅极结构118中的每一个呈现出约18.5微米(μm)的宽度W₂，并且一些水平地相邻的栅极结构之间的距离D₂(图1A和1B)约为30.5μm。

栅极结构118可以由至少一种导电材料形成并且包含至少一种导电材料，例如至少一种金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、至少一种合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co-和Ni-和Fe-基合金、Al-基合金、Cu-基合金、镁(Mg)-基合金、Ti-基合金、钢、低碳钢、不锈钢)、至少一种导电掺杂的半导体材料(例如，导电掺杂的多晶硅、导电掺杂的Ge、导电掺杂的SiGe)和至少一种导电含金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种。栅极结构118可以包含导电材料的基本上均匀的分布，或可以包含导电材料的基本上不均匀的分布。如果栅极结构118呈现出导电材料的基本上不均匀的分布，则导电材料的量在栅极结构118的整个不同部分可以逐步变化(例如，突然变化)，或可以连续变化(例如，逐渐变化，例如线性地、抛物线地)。在一些实施例中，每个栅极结构118呈现出导电材料的基本上均匀的分布。在附加的实施例中，一或多个(例如，每个)栅极结构118呈现出至少一种导电材料的基本上不均匀的分布。栅极结构118中的一或多个例如可以由至少两种不同的导电材料的堆叠形成并且包含至少两种不同的导电材料的堆叠。

参考图1C，微电子装置100可以进一步包含从栅极结构118向2D材料结构106的沟道区108竖直地延伸(例如，在Z方向上)的导电结构120。导电结构120可以有效地用作栅极结构118的突起或延伸，以容纳由介电结构104和隔离结构102的组合形貌实现的2D材料结构106的非平面结构。导电结构120可以在水平地相邻的介电结构104之间水平地夹置(例如，在X方向上)。导电结构120部分地(例如，少于完全地填充)水平地夹置在介电结构104(例如，未被2D材料结构106占据的沟槽的部分)之间(例如，在X方向上)的沟槽(例如，开口)的部分。导电结构120可以形成为任何期望的尺寸，至少部分地取决于介电结构104的尺寸(例如，栅极结构118的Y方向(图1A)上的宽度、尺寸(例如，X方向(图1C)上的宽度、Z方向(图1C)上的高度))和间隔(例如，X方向(图1C))以及2D材料结构106的尺寸(例如，厚度)。导电结构120可以各自个别地在Y方向(图1A)上呈现出与栅极结构118在Y方向(图1A)上的宽度基本上相等的宽度，并且可以在Z方向(图1C)上呈现出高度H₃和在X方向(图1C)上呈现出厚度T₂，从而允许导电结构120在X方向和Z方向上与2D材料结构106接近的所有部分基本上相等地偏移(例如，间隔开)。

导电结构120可以由至少一种导电材料形成并包含至少一种导电材料，例如至少一种金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、至少一种合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co-和Ni-和Fe-基合金、Al-基合金、Cu-基合金、镁(Mg)-基合金、Ti-基合金、钢、低碳钢、不锈钢)、至少一种导电掺杂的半导体材料(例如，导电掺杂的多晶硅、导电掺杂的Ge、导电掺杂的SiGe)和至少一种导电含金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种。导电结构120可以包含导电材料的基本上均匀的分布，或可以包含导电材料的基本上不均匀的分布。如果导电结构120呈现出导电材料的基本上不均匀的分布，则导电材料的量在导电结构120的不同部分中可以逐步变化(例如，突然变化)，或可以连续变化(例如，逐渐变化，例如线性地、抛物线地)。在一些实施例中，每个导电结构120呈现出导电材料的基本上均匀的分布。在附加的实施例中，一或多个(例如，每个)导电结构120呈现出至少一种导电材料的基本上不均匀的分布。导电结构120中的一或多个例如可以由至少两种不同的导电材料的堆叠形成并且包含至少两种不同的导电材料的堆叠。导电结构120的材料成分可以与栅极结构118的材料成分基本上相同，或导电结构120的材料成分可以与栅极结构118的材料成分不同。在一些实施例中，导电结构120的材料成分与栅极结构118的材料成分基本上相同。

继续参考图1C，微电子装置100可以进一步包含定位在2D材料结构106与栅极结构118和导电结构120之间(例如，水平地位于其间、竖直地位于其间)的栅极介电材料122。栅极介电材料122可以从2D材料结构106的边界(例如，水平边界、竖直边界)延伸到栅极结构118和导电结构120的相对边界(例如，水平边界、竖直边界)。栅极介电材料122可以填充水平地夹置在介电结构104(例如，未被2D材料结构106和导电结构120占据的沟槽部分)之间(例如，在X方向上)的沟槽(例如，开口)的剩余部分。栅极介电材料122可以形成为期望的厚度T₃，至少部分地取决于栅极结构118的尺寸(例如，宽度W₂(图1A))；导电结构120的尺寸(例如，宽度W₂(图1A)、高度H₃(图1C))；介电结构104的尺寸(例如，宽度W₁(图1C)、高度H₂(图1C))和间隔(例如，距离D₁(图1C))；2D材料结构106的尺寸(例如，厚度T₁(图1C))；以及介电结构104的上部表面和栅极结构118的下部表面之间的距离(例如，在Z方向上(图1C))。作为非限制性实例，栅极介电材料122可以形成为呈现小于或等于约15nm的厚度T₃，例如小于或等于约10nm，小于或等于约8nm，或小于或等于约5nm。在一些实施例中，栅极介电材料122呈现出约5nm至约10nm的范围内的厚度T₃。

栅极介电材料122可以由至少一种介电材料形成并且包含至少一种介电材料，例如至少一种氧化物介电材料(例如，SiO_x、AlO_x、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃中的一或多种)、至少一种氮化物介电材料(例如，SiN_y)和至少一种低K介电材料(例如，碳氧化硅(SiO_xC_y)、氧氮化硅(SiO_xN_y)、氢化碳氧化硅(SiC_xO_yH_z)和碳氧化硅(SiO_xC_zN_y)中的一或多种)中的一或多种。栅极介电材料122可以包含至少一种介电材料的基本上均匀的分布或基本上不均匀的分布。在一些实施例中，栅极介电材料122呈现出介电材料的基本上均匀的分布。在进一步的实施例中，栅极介电材料122呈现出至少一种介电材料的基本上不均匀的分布。在一些实施例中，栅极介电材料122由SiO₂形成并且包含SiO₂。

参考图1B，栅极结构118、栅极介电材料122以及2D材料结构106的沟道区108和第一导电掺杂区110(包含源极区112A和漏极区112B)和沟道区108可以形成微电子装置100的晶体管124(例如，例如串驱动晶体管的驱动晶体管)。晶体管124中的每一个可以包含栅极结构118中的一个、栅极介电材料122、2D材料结构106的沟道区108中的一个、2D材料结构106的漏极区112B中的一个以及2D材料结构106的源极区112A中的一个。晶体管124中的每一个还包含从其栅极结构118竖直地延伸的导电结构120(图1C)。在一些实施例中，晶体管124包括高压(HV)晶体管(例如，HVNMOS晶体管、HVPMOS晶体管)。HV晶体管在高于非HV晶体管(例如，NMOS晶体管、PMOS晶体管)的电压下操作。例如，HV晶体管可以具有大于非HV晶体管的阈值电压范围(例如，约+0.5V至约+0.7V)的阈值电压，例如阈值电压大于或等于非HV晶体管的阈值电压范围高的约+3V。例如，如果2D材料结构106的第一导电掺杂区110掺杂有至少一种N型掺杂剂，则晶体管124包括HVNMOS晶体管。作为另一个实例，如果2D材料结构106的第一导电掺杂区110掺杂有至少一种P型掺杂剂，则晶体管124包括HVPMOS晶体管。

2D材料结构106的非平面形貌(例如，由在其上形成2D材料结构106的隔离结构102和介电结构104(图1A和1C)的表面限定)为晶体管124提供所谓的“折叠沟道”配置。与没有呈现本公开的折叠沟道结构的常规晶体管相比(例如，呈现出基本上平面的沟道配置的常规晶体管)，晶体管124的折叠沟道配置可以为晶体管124提供更大的有效沟道宽度。另外，2D材料结构106的材料成分可以为晶体管124的沟道区108提供比采用例如硅和多晶硅的半导体材料作为其沟道区的常规晶体管更高的带隙和相当(或更大)的电子迁移率。因此，与常规晶体管相比，2D材料结构106可以促进本公开的晶体管124中的更有利的电特性(例如，相对较高的导通电流(I_on)、相对较低的关断电流(I_off)、相对较快的开关速度、改进的断路电压(BV)、相对较低的操作电压、相对减少的电流泄漏、在沟道区108与栅极介电材料122之间的界面处相对较少的散射中的一或多种)。另外，2D材料结构106可以在相对较低的温度(例如，小于或等于约600℃的温度，例如在约400℃至约600℃的范围内的温度，或小于或等于约400℃)下形成，以减少或消除与微电子装置100下面的其它结构和/或装置的温度不相容性。

因此，根据本公开的实施例，晶体管包括2D材料结构和栅极结构。所述2D材料结构在第一水平方向上平行延伸的介电鳍结构的表面上并且在其之间共形地延伸，并且包括源极区、漏极区和在所述第一水平方向上定位在所述源极区和所述漏极区之间的沟道区。所述栅极结构覆盖所述2D材料结构的所述沟道区，并且在与所述第一水平方向正交的第二水平方向上延伸。所述栅极结构在所述第一水平方向上在所述2D材料结构的所述沟道区的水平边界内。

此外，根据本公开的附加的实施例，微电子装置包括分立的介电结构、非平面2D材料结构、栅极结构、导电结构、接触结构和至少一个附加的接触结构。分立的介电结构覆盖隔离结构并且通过填充的沟槽彼此隔开。非平面2D材料结构在填充的沟槽的内部和外部的隔离结构和分立的介电结构的表面上方延伸，并且包括导电掺杂区和导电掺杂区之间的沟道区。栅极结构覆盖非平面2D材料结构的沟道区并且与其基本上对准。导电结构从栅极结构延伸到沟槽中。接触结构耦合到一些导电掺杂区并且延伸到隔离结构中。所述至少一个附加的接触结构耦合到所述导电掺杂区中的至少另一个并且远离所述隔离结构延伸。

在附加的实施例中，2D材料结构106可以形成为基本上平面的(例如，基本上水平平面的)，使得包含2D材料结构106的晶体管呈现出基本上平面的(例如，非折叠的)沟道配置。在此些实施例中，可以省略(例如，不存在)介电结构104(图1A和1C)，使得2D材料结构106基本上连续地水平地在隔离结构102的基本上平面的上部表面上延伸(由此形成的2D材料结构106也基本上是平面的)；从栅极结构118竖直地延伸的导电结构120(图1C)也可以被省略。虽然晶体管的沟道区的此些平面配置可以呈现出比晶体管124的沟道区108更小的有效沟道宽度，与采用例如硅和多晶硅的半导体材料其沟道区的常规晶体管相比，2D材料结构106的材料成分仍然可以赋予晶体管改善的电特性。

而图1A至1C将微电子装置100描绘为包含单个(例如，仅一个)2D材料结构106和两(2)个包含2D材料结构106的部分的晶体管124(图1B)；微电子装置100可以包含附加的2D材料结构106和包含附加的2D材料结构106的部分的附加的晶体管124。例如，微电子装置100可以包含多个(例如，一个以上)2D材料结构106，其彼此基本上类似，并且在隔离结构102上彼此间隔开。多个2D材料结构106中的每一个可以个别地形成微电子装置100的晶体管124的部分(例如，沟道区108、源极区112A、漏极区112B)，以及微电子装置100的晶体管124的源极区112A(图1B)和漏极区112B(图1B)。另外，微电子装置100可以包含附加的局部接触结构114和附加的全局接触结构116，它们以与先前参考图1A到1C描述的基本上相同的方式与附加的2D材料结构106和附加的晶体管124可操作地相关联。微电子装置100的附加的2D材料结构106、附加的晶体管124、附加的局部接触结构114和附加的全局接触结构116的数量、配置和布置可以取决于与微电子装置100可操作地相关联的附加结构和/或装置的数量、配置和布置，如下面进一步详细描述的。

根据本公开的实施例的微电子装置(例如，先前参考图1A至1C描述的微电子装置100)可以用于本公开的存储器装置的实施例中。例如，图2A是存储器装置200(例如，3DNAND快闪存储器装置)的简化的局部顶视图，所述存储器装置包含先前参考图1A至1C描述的微电子装置100的一或多个实施例。图2B是图2A中所展示的存储器装置200的一部分关于图2A中所描绘的线A-A的简化的局部横截面图。图2C是图2A中所展示的存储器装置200的一部分关于图2A中所描绘的线B-B的简化的局部横截面图。为了清楚和易于理解附图和相关描述，并非图2A至2C中的一个中描绘的存储器装置200的所有组件(例如，特征、结构、装置)在图2A至2C中彼此描绘。例如，存储器装置200的一些组件竖直地覆盖存储器装置200的其它组件未在图2A中展示，以便提供其它组件的更清楚的顶视图。

如图2B和2C中所展示，存储器装置200的微电子装置100(包含先前参考图1A至1C描述的其组件)可以竖直地覆盖(例如，在Z方向上)并且可操作地与存储器装置200的堆叠结构202相关联。堆叠结构202包含布置在层208中的导电结构204(例如，存取线板、字线板)和绝缘结构206的竖直交替(例如，在Z方向上)序列。另外，如图2A和2C中所展示，堆叠结构202包含存储器阵列区202A和水平地与存储器阵列区202A的第一水平边界相邻(例如，在X方向上)的阶梯区202B。如下文进一步详细描述，存储器装置200进一步包含堆叠结构202的不同区(例如，存储器阵列区202A和阶梯区202B)的水平边界内的附加组件(例如，特征、结构、装置)。

共同参考图2B和2C，存储器装置200的堆叠结构202的层208可以各自个别地包含与绝缘结构206中的至少一个竖直地相邻的导电结构204中的至少一个。堆叠结构202可以包含期望数量的层208。例如，堆叠结构202可以包含大于或等于十(10)个层208，大于或等于二十五(25)个层208，大于或等于五十(50)个层208，大于或等于一百(100)个层208，大于或等于一百五十(150)个层208，或大于或等于两百(200)个层208的导电结构204和绝缘结构206。

堆叠结构202的层208的导电结构204可以由至少一种导电材料形成并且包含至少一种导电材料，例如至少一种金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、至少一种合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co-和Ni-和Fe-基合金、Al-基合金、Cu-基合金、镁(Mg)-基合金、Ti-基合金、钢、低碳钢、不锈钢)、至少一种导电掺杂的半导体材料(例如，导电掺杂的多晶硅、导电掺杂的Ge、导电掺杂的SiGe)和至少一种导电含金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种。在一些实施例中，导电结构204由金属材料(例如，例如W的金属；合金)形成并且包含金属材料(例如，例如W的金属；合金)。在附加的实施例中，导电结构204由导电掺杂的多晶硅形成并且包含导电掺杂的多晶硅。导电结构204中的每一个可以个别地包含至少一种导电材料的基本上均匀的分布，或至少一种导电材料的基本上不均匀的分布。在一些实施例中，堆叠结构202的层208中的每一个的导电结构204中的每一个呈现出导电材料的基本上均匀的分布。在附加实施例中，堆叠结构202的层208中的至少一个的导电结构204中的至少一个呈现出至少一种导电材料的基本上不均匀的分布。导电结构204例如可以由至少两种不同的导电材料的堆叠形成并且包含至少两种不同的导电材料的堆叠。堆叠结构202的层208中的每一个的导电结构204可以各自基本上是平面的，并且可以各自呈现出期望的厚度。

堆叠结构202的层208的绝缘结构206可以由至少一种介电材料形成并且包含至少一种介电材料，例如至少一种介电氧化物材料(例如，SiO_x、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlO_x、HfO_x、NbO_x、TiO_x、ZrO_x、TaO_x和MgO_x中的一或多种)、至少一种介电氮化物材料(例如，SiN_y)、至少一种介电氮氧化物材料(例如，SiO_xN_y)和至少一种介电碳氮化物材料(例如，SiO_xC_zN_y)中的一或多种。在一些实施例中，绝缘结构206由SiO₂形成并包含SiO₂。绝缘结构206中的每一个可以个别地包含至少一种绝缘材料的基本上均匀的分布，或至少一种绝缘材料的基本上不均匀的分布。在一些实施例中，堆叠结构202的层208中的每一个的绝缘结构206中的每一个呈现出绝缘材料的基本上均匀的分布。在附加的实施例中，堆叠结构202的层208中的至少一个的绝缘结构206中的至少一个呈现出至少一种绝缘材料的基本上不均匀的分布。绝缘结构206可以例如由至少两种不同的绝缘材料的堆叠(例如，叠层)形成并且包含至少两种不同的绝缘材料的堆叠(例如，叠层)。堆叠结构202的层208中的每一个的绝缘结构206可以各自基本上是平面的，并且可以各自个别地呈现出期望的厚度。

堆叠结构202的至少一个下部导电结构204可以被用作存储器装置200的至少一个下部选择栅极(例如，至少一个源极侧选择栅极(SGS))。在一些实施例中，堆叠结构202的竖直地最下层208的单个(例如，仅一个)导电结构204被用作存储器装置200的下部选择栅极(例如，SGS)。另外，堆叠结构204的上部导电结构202可以被用作存储器装置200的上部选择栅极(例如，漏极侧选择栅极(SGD))。在一些实施例中，堆叠结构202的竖直地最上层208的水平相邻的导电结构204被用作存储器装置200的上部选择栅极(例如，SGD)。

参考图2A和2B，堆叠结构202可以在Y方向上由填充的槽210分隔。填充的槽210可以例如竖直地延伸(例如，在Z方向(图2B)上)完全地通过堆叠结构202。填充的槽210可以将堆叠结构202分成(例如，在Y方向上)多个块212。如图2B中所展示，填充的槽210可以各自个别地填充有至少一个介电结构214。介电结构214可以由至少一种介电材料形成并且包含至少一种介电材料，例如至少一种介电氧化物材料(例如，SiO_x、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlO_x、HfO_x、NbO_x、TiO_x、ZrO_x、TaO_x和MgO_x中的一或多种)、至少一种介电氮化物材料(例如，SiN_y)、至少一种介电氮氧化物材料(例如，SiO_xN_y)和至少一种介电碳氮化物材料(例如，SiO_xC_zN_y)中的一或多种。在一些实施例中，介电结构214包括SiO₂。在用介电结构214填充以成为填充的槽210之前，例如可以采用初步槽来通过所谓的“替换栅极”或“后栅极”处理动作形成堆叠结构202的导电结构204(图1A)。例如，可以通过常规的材料沉积工艺形成包含牺牲结构和初步绝缘结构的竖直地交替序列的初步堆叠结构；可以通过一或多种常规的材料去除工艺形成通过至少初步堆叠结构的初步槽，以形成经修改的牺牲结构和绝缘结构206(图2B)；可以通过一或多种附加的常规材料去除工艺选择性地去除修改的牺牲结构中的每一个的至少一部分，以形成凹陷区；然后，凹陷区可以至少部分地(例如，基本上)填充有导电材料以形成导电结构204(图2B)。

如图2A中所展示，块212中的每一个可以呈现出彼此基本上相同的宽度W₃(例如，Y方向上的水平尺寸)。另外，块212中的每一个可以与水平相邻块212中彼此隔开(例如，在X方向上)基本上相同的距离D₃(例如，对应于填充的槽210中的每一个的宽度(图2B))，使得块212彼此基本上统一地间隔开。因此，在整个堆叠结构202上，堆叠结构202的水平相邻块212的中心线之间的间距P₁(图2A)可以基本上统一。

为了清楚和易于理解附图和相关描述，图2A和2B展示了存储器装置200的堆叠结构202，其包含三(3)个块212和两(2)个槽210。然而，堆叠结构202可以包含不同数量(例如，量、数目)的块212(例如，大于三(3)个块212，小于三(3)个块212)和槽210(例如，大于两(2)个槽210，小于两(2)个槽210)和/或可以包含不同分布的块212(并且因此，槽210)。包含在堆叠结构202中的块212和槽210的数量至少部分地取决于包含在存储器装置200中的附加结构的数量、尺寸和布置，如下文进一步详细描述。

参考图2A，在堆叠结构202的存储器阵列区202A的水平边界内(例如，在X方向和Y方向上)，存储器装置200可以包含竖直地延伸的柱结构216。竖直地延伸的柱结构216中的每一个可以包含至少部分地被一或多个电荷存储结构(例如，电荷俘获结构，例如包括氧化物-氮化物-氧化物(“ONO”)材料的电荷捕获结构；浮动栅极结构)围绕的半导体柱(例如，多晶硅柱、硅-锗柱)。竖直地延伸的柱结构216与堆叠结构202(图2B和2C)的层208(图2B和2C)的导电结构204(图2B和2C)的交叉可以限定竖直地延伸的存储器单元串218，其在堆叠结构202的存储器阵列区202A内彼此串联耦合。在一些实施例中，在导电结构204与在堆叠结构202的每一层208内的竖直地延伸的柱结构216的交叉处形成的存储器单元218包括所谓的“MONOS”(金属氧化物-氮化物-氧化物-半导体)存储器单元。在附加的实施例中，存储器单元218包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器单元，或所谓的“BETANOS”(带/势垒工程的TANOS)存储器单元，其中的每一个是MONOS存储器单元的子集。在进一步的实施例中，存储器单元218包括所谓的“浮动栅极”存储器单元，其包含作为电荷存储结构的浮动栅极(例如，金属浮动栅极)。浮动栅极可以水平地夹置在竖直地延伸的柱结构216的中心结构与堆叠结构202的不同层208的导电结构204之间。存储器装置200可以包含在堆叠结构202的存储器阵列区202A内的竖直地延伸的柱结构216的任何期望数量和分布。

共同参考图2A至2C，存储器装置200可以进一步包含竖直地覆盖在堆叠结构202上的数字线220(图2A和2C)(例如，数据线、位线)，并且竖直地覆盖在堆叠结构202下的至少一个源极结构222(图2B和2C)(例如，源极线、源极板)。竖直地延伸的柱结构216可以在数字线220与源极结构222之间基本上竖直地延伸。数字线220和源结构222可以各自个别地由至少一种导电材料形成并且包含至少一种导电材料，例如至少一种金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、至少一种合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co-和Ni-和Fe-基合金、Al-基合金、Cu-基合金、镁(Mg)-基合金、Ti-基合金、钢、低碳钢、不锈钢)、至少一种导电掺杂的半导体材料(例如，导电掺杂的多晶硅、导电掺杂的Ge、导电掺杂的SiGe)和至少一种导电含金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)中的一或多种。数字线220和源极结构222可以包含导电材料的基本上均匀的分布，或可以包含导电材料的基本上不均匀的分布。如果数字线220和源极结构222中的一或多个呈现出导电材料的基本上不均匀的分布，则导电材料的量可以在数字线220和源结构222中的一或多个的不同部分中逐步变化(例如，突然变化)，或可以连续变化(例如，逐渐变化，例如线性地、抛物线地)。在一些实施例中，数字线220和源极结构222各自个别地呈现出导电材料的基本上均匀的分布。在附加的实施例中，数字线220和源极结构222中的至少一个的一或多个呈现出至少一种导电材料的基本上不均匀的分布。例如，数字线220和源极结构222中的至少一个的一或多个可以由至少两种不同的导电材料的堆叠形成并且包含至少两种不同的导电材料的堆叠。

继续参考图2A和2C，在堆叠结构202的阶梯区202B的水平边界内(例如，在X方向上)，堆叠结构202的块212中的每一个可以在其水平端(例如，在X方向上)包含阶梯结构224。堆叠结构202的块212中的每一个的阶梯结构224包含台阶226，其至少部分由层208的水平端(例如，在X方向上)限定。阶梯结构224的台阶226可以用作接触区以将堆叠结构202的层208(图2C)的导电结构204(图2C)电耦合到存储器装置200的其它组件(例如，特征、结构、装置)，如下文进一步详细描述。在堆叠结构202的阶梯区202B内的阶梯结构224中的每一个可以个别地包含期望数量的台阶226。另外，如图2C中所展示，在一些实施例中，阶梯结构224中的每一个的台阶226按顺序布置，使得彼此直接水平邻近(例如，在X方向上)的台阶226对应于彼此直接竖直邻近(例如，在Z方向上)的堆叠结构202的层208。在附加的实施例中，阶梯结构224的一或多个的台阶226不按顺序布置，使得彼此直接水平邻近(例如，在X方向上)的阶梯结构224的至少一些台阶226对应于彼此不直接竖直邻近(例如，在Z方向上)的堆叠结构202的层208。

仍然参考图2A和2C，存储器装置200可以进一步包含导电接触结构228，其物理和电接触堆叠结构202的阶梯结构224的台阶226的至少一些(例如，每个)，以提供对堆叠结构202的导电结构204的电存取。导电接触结构228可以在阶梯结构224的台阶226处耦合到堆叠结构202的层208的导电结构204。如图2C中所展示，导电接触结构228可以在阶梯结构224的台阶226处从堆叠结构202的层208的导电结构204物理接触并且竖直地向上延伸(例如，在正Z方向上)。堆叠结构202的每个块212的每个阶梯结构224可以包含至少一个导电接触结构228，其物理接触其每个阶梯226；或堆叠结构202的一或多个块212的一或多个阶梯结构224可以没有物理接触其至少一个台阶226的至少一个导电接触结构228。

在一些实施例中，导电接触结构228中的每一个个别地呈现初柱状形状(例如，圆形柱状、矩形柱形状、卵形柱形状、柱形状)，并且其尺寸和位置被定位为与堆叠结构202的单个(例如，仅一个)阶梯结构224(例如，单个块212的阶梯结构224)的单个(例如，仅一个)台阶226物理接触。在附加的实施例中，导电接触结构228中的一或多个呈现出不同的形状、不同的尺寸和/或不同的位置。

导电接触结构228可以由至少一种导电材料形成并且包含至少一种导电材料，例如金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co-和Ni-和Fe-基合金、Al-基合金、Cu-基合金、Mg-基合金、Ti-基合金、钢、低碳钢、不锈钢)、导电含金属材料(例如，导电金属氮化物、导电金属硅化物，导电金属碳化物、导电金属氧化物)、导电掺杂的半导体材料(例如，导电掺杂的Si、导电掺杂的Ge、导电掺杂的SiGe)。导电接触结构228可以包含导电材料的基本上均匀的分布，或可以包含导电材料的基本上不均匀的分布。如果导电接触结构228呈现出导电材料的基本上不均匀的分布，则导电材料的量可以在导电接触结构228的整个不同部分中逐步变化(例如，突然变化)，或可以连续变化(例如，逐渐变化，例如线性地、抛物线地)。在一些实施例中，每个导电接触结构228呈现出导电材料的基本上均匀的分布。在附加的实施例中，一或多个(例如，每个)导电接触结构228呈现出至少一种导电材料的基本上不均匀的分布。导电接触结构228中的一或多个例如可以由至少两种不同的导电材料的堆叠形成并且包含至少两种不同的导电材料的堆叠。

共同参考图2B和2C，任选地，存储器装置200可以进一步包含物理接触存储器装置200的至少一些导电接触结构228的导电结构230。例如，导电结构230可以个别地被尺寸、形状和定位为物理接触(例如，在X方向上、在Y方向上)并且水平地延伸到位于堆叠结构202的台阶226上的导电接触结构228的水平边界之外。在一些此类实施例中，导电结构230中的每一个个别地物理接触并且水平地延伸超过位于堆叠结构202的台阶226中的一个的导电接触结构228中的一个的水平边界。在附加的实施例中，至少一些(例如，全部)导电结构230被省略。

导电结构230，如果存在的话，可以由至少一种导电材料形成并且包含至少一种导电材料，例如金属(例如，W、Ti、Mo、Nb、V、Hf、Ta、Cr、Zr、Fe、Ru、Os、Co、Rh、Ir、Ni、Pa、Pt、Cu、Ag、Au、Al)、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe和Ni基合金、Co和Ni基合金、Fe和Co基合金、Co-和Ni-和Fe-基合金、Al-基合金、Cu-基合金、Mg-基合金、Ti-基合金、钢、低碳钢、不锈钢)、导电含金属材料(例如，导电金属氮化物、导电金属硅化物，导电金属碳化物、导电金属氧化物)、导电掺杂的半导体材料(例如，导电掺杂的Si、导电掺杂的Ge、导电掺杂的SiGe)。导电结构230可以包含导电材料基本上均匀的分布，或可以包含导电材料基本上不均匀的分布。如果导电结构230呈现出导电材料的基本上不均匀的分布，则导电材料的量可以在导电结构230的整个不同部分中逐步变化(例如，突然变化)，或可以连续变化(例如，逐渐变化，例如线性地、抛物线地)。在一些实施例中，每个导电结构230呈现出导电材料基本上均匀的分布。在附加的实施例中，一或多个(例如，每个)导电接触结构228呈现出至少一种导电材料的基本上不均匀的分布。导电结构230中的一或多个例如可以由至少两种不同的导电材料的堆叠形成并且包含至少两种不同的导电材料的堆叠。

继续参考图2B和2C，存储器装置200可以进一步包含在堆叠结构202上或上方的隔离材料232。隔离材料232可以在堆叠结构202与隔离结构102之间竖直地夹置(例如，在Z方向上)。如图2C中所展示，隔离材料232可以基本上覆盖在堆叠结构202的阶梯区202B内的阶梯结构224，并且可以在阶梯结构224的台阶226上基本上围绕导电接触结构228的侧表面(例如，侧壁)。隔离材料232可以呈现出基本上平面的上部竖直边界，以及至少与下面的堆叠结构202(包含其阶梯结构224)的形貌互补的基本上不平面的下部竖直边界。

隔离材料232可以由至少一种介电材料形成并且包含至少一种介电材料，例如至少一种介电氧化物材料(例如，SiO_x、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlO_x、HfO_x、NbO_x、TiO_x、ZrO_x、TaO_x和MgO_x中的一或多种)、至少一种介电氮化物材料(例如，SiN_y)、至少一种介电氮氧化物材料(例如，SiO_xN_y)和至少一种介电碳氮化物材料(例如，SiO_xC_zN_y)中的一或多种。隔离材料232可以包含至少一种介电材料的基本上均匀的分布或基本上不均匀的分布。在一些实施例中，隔离材料232呈现出介电材料的基本上均匀的分布。在进一步的实施例中，隔离材料232呈现出至少一种介电材料的基本上不均匀的分布。隔离材料232可以例如由至少两种不同的介电材料的堆叠(例如，叠层)形成并且包含至少两种不同的介电材料的堆叠(例如，叠层)。在一些实施例中，隔离材料232由SiO₂形成并且包含SiO₂。

共同参考图2A至2C，根据本公开的实施例的微电子装置100可以竖直地位于堆叠结构202的阶梯区202B的上方(例如，在图2B和2B中所展示的Z方向上)并且至少部分地(例如，基本上)位于堆叠结构202的阶梯区202B的水平边界内(例如，在图2A中所展示的Y方向和X方向上)。微电子装置100可以用作存储器装置200的串驱动器组合件(例如，HV串驱动器组合件)。如下面进一步详细描述的，微电子装置100的晶体管124(图2B)(例如，例如串驱动器晶体管的驱动器晶体管)可以通过局部接触结构114、导电接触结构228(图2A和2C)，以及如果存在的话，导电结构230(图2B和2C)电耦合到堆叠结构202的导电结构204。

如图2A和2C中所展示，微电子装置100的多个2D材料结构106可以竖直地覆盖(例如，在图2C中所展示的Z方向上)堆叠结构202。例如，微电子装置100的不同的2D材料结构106可以个别地竖直覆盖并且至少部分地(例如，基本上)位于堆叠结构202的阶梯区202B内的阶梯结构224的台阶226的水平边界(例如，X方向)内。如图2A中所展示，微电子装置100的不同的2D材料结构106可以在Y方向上个别地水平地延伸跨过堆叠结构202的不同台阶226之间并且在Y方向上彼此水平地相邻，并且可以基本上被限制在X方向上不同的水平相邻台阶226的水平边界内。作为非限制性实例，如图2A中所描绘，微电子装置100的三(3)个2D材料结构106可以与堆叠结构202的三(3)组台阶226可操作地相关联，其中三(3)个2D材料结构106中的每一个个别地竖直地覆盖并且位于三(3)组台阶226中的一个的水平边界(例如，X方向)内，并且台阶226中的每一组个别地包含堆叠结构202的不同的台阶226，其在水平方向上彼此相邻(例如，在Y方向上)并且在堆叠结构202中位于彼此基本上相同的竖直位置(例如，在Z方向上)。在X方向上彼此水平相邻的微电子装置100的2D材料结构106之间的间距P₂可以基本上等于(例如，基本上相同)在X方向上彼此水平相邻的堆叠结构202的台阶226之间的间距。

继续参考图2A和2C，微电子装置100的栅极结构118可以竖直地覆盖并且被定位在堆叠结构202的块212的水平边界(例如，在Y方向上)。如图2A中所展示，微电子装置100的栅极结构118可以在与堆叠结构202的块212基本上相同的水平方向(例如，X方向)上延伸，并且可以在与栅极结构118和块212延伸的水平方向正交的另一水平方向(例如，Y方向)上位于堆叠结构202的块212的水平边界内。在一些实施例中，栅极结构118在Y方向上的中心线与块212在Y方向上的中心线基本上对准。微电子装置100的水平相邻的栅极结构118之间(例如，在Y方向上)的间距可以基本上等于(例如，基本上相同)堆叠结构202的水平相邻块212之间(例如，在Y方向上)的间距P₁(图2A)。

接下来参考图2B和2C，微电子装置100的局部接触结构114可以从微电子装置100的2D材料结构106竖直地延伸(例如，在Z方向上)到导电结构230。例如，如图2B中所展示，局部接触结构114可以从2D材料结构106的一些第二导电掺杂区112(例如，漏极区112B)竖直地延伸到导电结构230。局部接触结构114可以接触(例如，物理接触、电接触)导电结构230。因此，局部接触结构114、导电结构230和导电接触结构228可以将微电子装置100的晶体管124(例如，例如串驱动晶体管的驱动晶体管)电连接到堆叠结构202的层208的导电结构204。如图2B和2C中所展示，局部接触结构114可以位于导电结构230的水平边界内(例如，在Y方向(图2B)上和X方向(图2C)上)。在一些实施例中，局部接触结构114中的至少一些(例如，全部、少于全部)在X方向(图2C)上的中心线偏移至少一些局部接触结构114接触(例如，物理接触、电接触)的导电结构230在X方向上的中心线。在附加的实施例中，局部接触结构114中的至少一些(例如，全部、少于全部)在X方向上的中心线与局部接触结构114中的至少一些接触(例如，物理接触、电接触)的导电结构230在X方向上的中心线基本上对准。

在附加的实施例中，例如省略了导电结构230的实施例，微电子装置100的局部接触结构114可以从2D材料结构106竖直地延伸(例如，在Z方向上)到导电接触结构228。在此些实施例中，局部接触结构114至少部分地(例如，基本上)位于导电接触结构228的水平边界内(例如，在Y方向(图2B)上和在X方向(图2C)上)。因此，局部接触结构114和导电接触结构228可以将微电子装置100的晶体管124电连接到堆叠结构202的层208的导电结构204。

在附加的实施例中，微电子装置100的局部接触结构114中的一或多个可以从2D材料结构106竖直地延伸(例如，在Z方向上)到堆叠结构202的台阶226。作为非限制性实例，可以省略导电接触结构228和导电结构230，并且局部接触结构114中的每一个可以个别地接触堆叠结构202的台阶226中的一个。因此，局部接触结构114可以将微电子装置100的晶体管124直接电连接到堆叠结构202的层208的导电结构204。

尽管图2A至2C描绘了位于存储器装置200的堆叠结构202的阶梯区202B的水平边界(例如，在X方向上、在Y方向上)内的存储器装置200的微电子装置100，微电子装置100的一或多个部分可以位于存储器装置200的堆叠结构202的阶梯区202B的水平边界的外部。例如，微电子装置100的一或多个晶体管124的一或多个部分(例如，全部、少于全部)可以位于堆叠结构202的阶梯区202B的水平边界的外部。在此些实施例中，局部接触结构114、导电结构230和导电接触结构228中的一或多个的几何配置连接(例如，物理连接、电连接)到一或多个晶体管124的一或多个部分可以相对于图2A至2C中所描绘的几何配置进行修改以促进一或多个晶体管124与堆叠结构202的导电结构204中的一或多个之间的电连接。作为非限制性实例，电连接到一或多个晶体管124的一或多个导电结构230的路由(例如，路径)可以被成形以在堆叠结构202的阶梯区202B的水平边界的外部延伸并且延伸到与一或多个晶体管124接触的局部接触结构114。

因此，根据本公开的附加实施例，一种存储器装置包括堆叠结构、阶梯结构、串驱动器晶体管、至少一个附加导电结构和存储器单元串。堆叠结构包括布置成层的竖直交替的导电结构和绝缘结构。阶梯结构在堆叠结构的水平端处。阶梯结构具有包括层的边缘的台阶。所述串驱动器晶体管竖直地覆盖阶梯结构并且包括沟道区，所述沟道区包括至少一种2D材料。所述至少一个附加的导电结构从串驱动器晶体管与阶梯结构的台阶中的一个延伸并且在其之间延伸。所述存储器单元串竖直延伸通过所述堆叠结构。

根据本公开的实施例的微电子装置(例如，先前参考图1A至1C描述的微电子装置100)和存储器装置(例如，先前参考图2A至2C描述的存储器装置200)可以用于本公开的电子系统的实施例中。例如，图3是根据本公开的实施例的说明性电子系统300的框图。电子系统300可以包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、Wi-Fi或启用蜂窝的平板，例如或平板、电子书、导航装置等。电子系统300包含至少一个存储器装置302。存储器装置302可以包括例如本文中先前描述的微电子装置(例如，先前参考图1A至1C描述的微电子装置100)和存储器装置(例如，先前参考图2A至2C描述的存储器装置200)中的一或多个的实施例。电子系统300可以进一步包含至少一个电子信号处理器装置304(通常被称为“微处理器”)。电子信号处理器装置304可以任选地包含本文中先前描述的微电子装置(例如，先前参考图1A至1C描述的微电子装置100)和存储器装置(例如，先前参考图2A至2C描述的存储器装置200)中的一或多个的实施例。尽管在图3中将存储器装置302和电子信号处理器装置304描绘为两个(2)分开的装置，但在附加实施例中，具有存储器装置302和电子信号处理器装置304的功能性的单个(例如，仅一个)存储器/处理器装置包含在电子系统300中。在此些实施例中，存储器/处理器装置可以包含本文中先前描述的微电子装置(例如，先前参考图1A至1C描述的微电子装置100)和存储器装置(例如，先前参考图2A至2C描述的存储器装置200)中的一或多个的实施例。电子系统300可以进一步包含一或多个输入装置306，用于由用户将信息输入到电子系统300中，例如鼠标或其它定点装置、键盘、触摸板、按钮或控制面板。电子系统300可以进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置308，例如监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置306和输出装置308可以包括单个触摸屏装置，其可以用于向电子系统300输入信息，并且向用户输出视觉信息。输入装置306和输出装置308可以与存储器装置302和电子信号处理器装置304中的一或多个电通信。

因此，根据本公开的实施例，电子系统包括输入装置、输出装置、可操作地耦合到输入装置和输出装置的处理器装置以及可操作地耦合到处理器装置的存储器装置。所述存储器装置包括堆叠结构、接触结构、微电子装置和竖直地延伸的存储器单元串。堆叠结构具有包括导电结构和与导电结构竖直相邻的绝缘结构的层，并且包括阶梯区和存储器阵列区。阶梯区包括具有台阶的阶梯结构，台阶包括层的水平端。存储器阵列区与阶梯区水平地相邻。接触结构在阶梯结构的台阶上。微电子装置电耦合到接触结构，并且包括竖直地覆盖并且在堆叠结构的阶梯区的水平边界内的晶体管。所述晶体管中的每一个包括：沟道区，其包括2D材料；导电掺杂区，其与所述沟道区的相对水平边界相邻并且包括掺杂有至少一种导电掺杂剂的所述2D材料；以及栅极结构，其竖直地覆盖并且至少部分地与所述沟道区水平地对准。竖直地延伸的存储器单元串在堆叠结构的存储器阵列区内。

与常规结构、常规装置和常规系统相比，本公开的结构、装置和系统有利地促进的改进的简单性、较大的封装密度和增加的组件小型化中的一或多个。例如，与常规微电子装置和常规存储器装置相比，本公开的微电子装置(例如，微电子装置100)的配置有利于呈现更多的组件、更少的组件拥塞和/或更小的水平尺寸的鲁棒存储器装置(例如，存储器装置200)架构。与常规结构、常规装置和常规系统相比，本公开的结构、装置和系统可以增加性能、可伸缩性、效率、可靠性和简单性。

下面描述本公开的附加的非限制性实例实施例。

实施例1：一种晶体管，其包括：2D材料结构，其在第一水平方向上平行延伸的介电鳍结构的表面上并且在其之间共形地延伸，所述2D材料结构包括：源极区；漏极区；以及沟道区，其在第一水平方向上定位在所述源极区和所述漏极区之间；以及栅极结构，其覆盖2D材料结构的沟道区并且在与第一水平方向正交的第二水平方向上延伸，所述栅极结构在第一水平方向上在2D材料结构的沟道区的水平边界内。

实施例2：根据实施例1所述的晶体管，其中所述2D材料结构包括WS₂、WSe₂、MoS₂和MoSe₂中的一或多种。

实施例3：根据实施例1和2中的一个所述的晶体管，其中所述2D材料结构的所述源极区和所述漏极区掺杂有至少一种N型掺杂剂。

实施例4：根据实施例1和2中的一个所述的晶体管，其中所述2D材料结构的所述源极区和所述漏极区掺杂有至少一种P型掺杂剂。

实施例5：根据实施例1和2中任一项所述的晶体管，其中所述2D材料结构的所述源极区和所述漏极区基本上未掺杂。

实施例6：根据实施例1至5中任一项所述的晶体管，其中所述2D材料结构进一步包括在所述第一水平方向上定位在所述沟道区与所述源极区和所述漏极区中的每一个之间的横向双扩散区。

实施例7：根据实施例1至6中任一项所述的晶体管，其中：所述介电鳍结构各自个别地呈现约0.1:1至约10:1的范围内的纵横比；并且介电鳍结构中的每一个的宽度与水平相邻的介电结构之间的距离的比率在约0.1:1至约10:1的范围内。

实施例8：根据实施例1至7中任一项所述的晶体管，其进一步包括从所述栅极结构朝向所述2D材料结构的所述沟道区竖直地延伸的导电结构，所述导电结构在所述第二水平方向上夹置在所述介电鳍结构之间。

实施例9：根据实施例8所述的晶体管，其进一步包括夹置在所述2D材料结构与所述栅极结构和导体中的每一个之间的栅极介电材料。

实施例10：一种微电子装置，其包括：分立的介电结构，其覆盖隔离结构并且通过填充的沟槽彼此隔开；非平面2D材料结构，其在填充的沟槽的内部和外部的隔离结构和分立的介电结构的表面上方延伸，所述非平面2D材料结构包括：导电掺杂区；以及沟道区，其在所述导电掺杂区之间；栅极结构，其覆盖所述非平面2D材料结构的所述沟道区并且与其基本上对准；导电结构，其从所述栅极结构延伸到沟槽中；接触结构，其耦合到一些所述导电掺杂区并且延伸到所述隔离结构中；以及至少一个附加接触结构，其耦合到所述导电掺杂区中的至少另一个并且远离所述隔离结构延伸。

实施例11：根据实施例10所述的微电子装置，其中所述非平面2D材料结构物理接触并适形于在所述填充的沟槽的内部和外部的所述隔离结构和所述分立的介电结构的表面。

实施例12：根据实施例10和11中的一个所述的微电子装置，其中所述非平面2D材料结构进一步包括在所述沟道区和所述导电掺杂区之间的附加导电掺杂区，所述附加导电掺杂区包括比所述导电掺杂区相对较少量的导电掺杂剂。

实施例13：根据实施例12的微电子装置，其中：非平面2D材料结构的导电掺杂区包括N⁺区；非平面2D材料结构的附加导电掺杂区包括N^-区。

实施例14：根据实施例12和13中的一个所述的微电子装置，其中所述接触结构和所述至少一个附加接触结构物理接触所述非平面2D材料结构的所述导电掺杂区和所述附加导电掺杂区中的一或多个。

实施例15：根据实施例10至14中任一项所述的微电子装置，其中：所述非平面2D材料的所述导电掺杂区包括至少一个源极区和至少两个漏极区；所述接触结构包括耦合到所述至少两个漏极区的至少两个局部接触结构；以及所述至少一个附加接触结构包括耦合到所述至少一个源极区的至少一个全局接触结构。

实施例16：一种存储器装置，其包括：堆叠结构，其包括布置成层的竖直地交替的导电结构和绝缘结构；阶梯结构，其在所述堆叠结构的水平端处，所述阶梯结构具有包括所述层的边缘的台阶；串驱动器晶体管，其竖直地覆盖所述阶梯结构并且包括沟道区，所述沟道区包括至少一种2D材料；至少一个附加导电结构，其从所述串驱动器晶体管与所述阶梯结构的所述台阶中的一个延伸并且在其之间延伸；以及存储器单元串，其竖直地延伸通过所述堆叠结构。

实施例17：根据实施例16所述的存储器装置，其中所述至少一种2D材料具有在约1.2eV至约2.5eV的范围内的带隙，并且具有在约10cm²/V·s至约400cm²/V·s的范围内的电子迁移率。

实施例18：根据实施例16和17中的一个所述的存储器装置，其中所述串驱动器晶体管进一步包括：横向双扩散区，其水平地与所述沟道区相邻并且包括所述至少一种2D材料；以及源极区和漏极区，其水平地与所述横向双扩散区相邻并且包括所述至少一种2D材料。

实施例19：根据实施例16至18中任一项所述的存储器装置，其中所述至少一种2D材料具有基本上非平面形状，所述基本上非平面形状适形于介电鳍结构与竖直地位于所述至少一种2D材料下面的绝缘结构的组合形貌。

实施例20：根据实施例16到18中任一项所述的存储器装置，其中所述至少一种2D材料具有基本上水平地平面形状。

实施例21：根据实施例16到20中任一项所述的存储器装置，其中所述至少一个附加导电结构包括：竖直接触结构，其在所述阶梯结构的所述台阶中的一个上；以及局部接触结构，其从所述串驱动器晶体管竖直地向下延伸并且电耦合到所述竖直接触结构。

实施例22：根据实施例21所述的存储器装置，其中所述至少一个附加导电结构进一步包括竖直地位于所述竖直接触结构与所述局部接触结构之间并且与其物理接触的另一个导电结构。

实施例23：根据实施例21和22中的一个所述的存储器装置，其进一步包括从所述串驱动器晶体管竖直地向上延伸的全局接触结构。

实施例24：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置和所述输出装置；以及存储器装置，其可操作地耦合到所述处理器装置并且包括：堆叠结构，其具有包括导电结构和竖直地与所述导电结构相邻的绝缘结构的层，所述堆叠结构包括：阶梯区，其包括具有包括所述层的水平端的台阶的阶梯结构；存储器阵列区，其与阶梯区水平地相邻；接触结构，其在所述阶梯结构的所述台阶上；微电子装置，其电耦合到所述接触结构并且包括晶体管，所述晶体管竖直地覆盖并且在所述堆叠结构的所述阶梯区的水平边界内，所述晶体管中的每一个包括：沟道区，其包括2D材料；导电掺杂区，其与所述沟道区的相对水平边界相邻并且包括掺杂有至少一种导电掺杂剂的所述2D材料；以及栅极结构，其竖直地覆盖并且至少部分地与沟道区水平地对准；以及存储器单元串，其在所述堆叠结构的存储器阵列区内竖直地延伸。

实施例25：根据实施例24所述的电子系统，其中所述存储器装置包括3D NAND快闪存储器装置。

虽然本公开易于进行各种修改和可替代形式，但其细节通过实例的方式展示了具体实施例，并且在本文中被详细描述。然而，本公开不限于所公开的特定形式。相反，本公开将覆盖落入所附权利要求及其合法等效物的范围内的所有修改、等效物和替代。