阅读说明：本技术 用于驱动存储器中的字线的方法和装置 (Method and apparatus for driving word lines in a memory ) 是由 C·L·英戈尔斯 T·H·金 于 2020-02-27 设计创作，主要内容包括：本申请涉及一种用于驱动存储器装置中的字线的方法和装置。一种子字线电路,其具有相位驱动器电路,所述相位驱动器电路用于提供第一相位信号和第二相位信号。所述子字线电路包含子字线驱动器电路,所述子字线驱动器电路具有上拉电路,所述上拉电路被配置成接收所述第一相位信号和全局字线信号。所述上拉电路被进一步配置成当所述第一相位信号处于第一值时驱动局部字线跟随所述全局字线信号并且当所述第一相位信号处于第二值时将所述局部字线与所述全局字线信号隔离。所述子字线电路还包含处理装置,所述处理装置在所述全局字线信号进入有效状态之前将所述第一相位信号设置为第一值,并且仅在所述全局字线信号已经进入预充电状态之后才将所述第一相位信号设置为所述第二值。(The present application relates to a method and apparatus for driving a word line in a memory device. A sub-wordline circuit has a phase driver circuit for providing a first phase signal and a second phase signal. The sub-wordline circuit includes a sub-wordline driver circuit having a pull-up circuit configured to receive the first phase signal and a global wordline signal. The pull-up circuit is further configured to drive a local wordline to follow the global wordline signal when the first phase signal is at a first value and to isolate the local wordline from the global wordline signal when the first phase signal is at a second value. The sub-wordline circuit also includes a processing device that sets the first phase signal to a first value before the global wordline signal enters an active state and sets the first phase signal to the second value only after the global wordline signal has entered a pre-charge state.)

用于驱动存储器中的字线的方法和装置

技术领域

本发明的实施例涉及用于字线电路的信号驱动器和驱动存储器装置中的字线的方法。

背景技术

存储器装置广泛用于存储与如计算机、无线通信装置、相机、数字显示器等各种电子装置有关的信息。存储器装置通常以计算机或其它电子装置中的内部半导体集成电路和/或外部可移动装置的形式提供。存在许多不同类型的存储器，包含易失性存储器和非易失性存储器。包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等的易失性存储器可能需要施加电源来维持其数据。相比而言，非易失性存储器即使不使用外部电源也可以保留其存储的数据。非易失性存储器可用于各种技术中，包含闪存(例如，NAND和NOR)相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻式随机存取存储器(RRAM)和磁性随机存储器(MRAM)等。改进存储器装置通常可以包含增加存储器单元密度、增加读取/写入速度或以其它方式降低操作等待时间、增加可靠性、增加数据保留、降低功耗或降低制造成本以及其它度量。

存储器装置在存储器装置的各种电路内采用各种信号。用于将信号施加到信号线上的信号驱动器常用于如集成电路等电子装置中。一种此类信号驱动器可以用于向存储器单元阵列中的字线施加电压。字线可以从一组全局字线驱动器(在本文中也称为“主字线驱动器”和“MWD”)延伸穿过存储器单元阵列。全局字线驱动器可以响应于存储器装置接收到与所述字线相对应的行地址而选择性地致动字线中的每条字线。然后，对应于接收到的行地址的行中的存储器单元中的每个存储器单元将所存储的数据施加到相应的感测放大器。

延伸穿过阵列的字线中的每条字线可以相对较长，并且因此可能具有相当大的电容。此外，字线可以由可以具有相对较高的电阻的多晶硅制成。字线的相对较高的电容和相对较高的电阻的组合可以使全局字线驱动器难以快速切换字线上的信号电平，尤其是存储器单元阵列的离全局字线驱动器较远的部分中的信号电平。为了缓解这个问题，通常将存储器单元阵列划分为较小的存储器单元阵列，并在这些较小的存储器单元阵列中的至少一些存储器单元阵列之间制造局部字线驱动器(本文中也称为“子字线驱动器”和“SWD”)。局部字线驱动器接收的信号可以与用于控制全局字线驱动器驱动字线，使得所述字线可以将与全局字线驱动器施加到字线的电平相同的电平施加到字线的信号基本上相同。

使用局部字线驱动器可以提高字线的切换速度，并且现有技术的设计通常包含每个局部字线驱动器中的至少一个PMOS晶体管和至少一个NMOS晶体管。由于NMOS晶体管的阈值电压而相比于仅NMOS局部字线驱动器使用较低的相电压，PMOS晶体管的使用允许局部字线电压与全局字线电压相同。然而，虽然局部字线驱动器中使用的NMOS晶体管可以与存储器单元的存取晶体管制造于同一p型衬底中，但是局部字线驱动器中使用的PMOS晶体管可能需要在p型衬底中制造n阱，从而为PMOS晶体管的制造提供n型材料。为局部字线驱动器中的每个局部字线驱动器形成n阱可能大大增加用于制造局部字线驱动器的半导体衬底的面积，从而潜在地增加成本或减小存储器装置的容量。

一些半导体存储器装置(如DRAM)以累积在单元电容器(“单元”)中的电荷的形式存储信息，其中单元被组织成行。在一些情况下，施加到一行中的单元上的电荷可能干扰一或多个相邻“受害者”行中的电荷，或者单元可能以其它方式丢失其电荷，这种情况的发生称为“泄漏”。当存储器行经历“行锤击”时，即在短时间内(例如，经过的持续时间小于顺序刷新操作之间的持续时间)反复将行驱动到有效电平并且激活影响一或多个相邻受害者行时，可能发生某些泄露实例。这可能导致受害者行中的单元电荷发生变化，从而使存储在那里的信息处于危险之中。

各种存储器系统使用一或多种策略来解决泄漏，如行锤击应力减轻或目标行刷新(TRR)。行锤击应力减轻可以包含主机或控制器在随机或定期的基础上自动对受害者行执行刷新操作。在一些实施例中，行锤击应力减轻可以包含控制局部字线电压，使得当从有效电平变为预充电电平或待机电平时，局部字线电压在中间电压电平处暂停预定时间段。通过在中间电压处暂停，相邻的存储器行不会受到电压电平的快速变化的影响，并且可以减轻行锤击应力。

发明内容

在一些实施例中，提供了一种用于存储器装置的子字线电路，所述用于存储器装置的子字线电路包括：相位驱动器电路，所述相位驱动器电路被配置成提供第一相位信号和第二相位信号；子字线驱动器电路，所述子字线驱动器电路包含上拉电路，所述上拉电路被配置成接收所述第一相位信号和全局字线信号，所述上拉电路被进一步配置成当所述第一相位信号处于第一值时驱动局部字线跟随所述全局字线信号并且当所述第一相位信号处于第二值时将所述局部字线与所述全局字线信号隔离；以及处理装置，所述处理装置操作性地耦接到所述相位驱动器电路，所述处理装置被配置成在所述全局字线信号进入有效状态之前将所述第一相位信号设置为第一值，并且仅在所述全局字线信号已经进入预充电状态之后才将所述第一相位信号设置为所述第二值。

在一些实施例中，提供了一种方法。所述方法包括：在存储器装置中产生第一相位信号和第二相位信号；通过在所述全局字线信号进入有效状态之前将所述第一相位信号设置为处于第一值来驱动所述存储器装置的局部字线跟随全局字线信号；以及通过仅在所述全局字线信号已经进入预充电状态之后才将所述第一相位信号设置为处于第二值来将所述局部字线与所述全局字线信号隔离。

在一些实施例中，提供了一种非暂时性计算机可读存储媒体。所述非暂时性计算机可读存储媒体包括指令，所述指令当由处理装置执行时使所述处理装置：在存储器装置中产生第一相位信号和第二相位信号；通过在所述全局字线信号进入有效状态之前将所述第一相位信号设置为处于第一值来驱动所述存储器装置的局部字线跟随全局字线信号；并且通过仅在所述全局字线信号已经进入预充电状态之后才将所述第一相位信号设置为处于第二值来将所述局部字线与所述全局字线信号隔离。

附图说明

图1是根据本公开的存储器系统的实施例的框图。

图2是可以在图1的存储器系统中使用的存储器组阵列的一部分的框图。

图3A是根据本公开的主字线驱动器的实施例的示意图。

图3B是图3A的主字线驱动器的信号定时图。

图3C是根据本公开的具有用于图3A的主字线驱动器的任选的行锤击应力减轻的RF驱动器的实施例的示意图。

图3D是根据本公开的用于管理主字线驱动器的操作的流程图。

图4A是根据本公开的主字线驱动器阵列的实施例的示意图。

图4B是根据本公开的子字线驱动器阵列的实施例的示意图。

图5A是根据本公开的子字线驱动器阵列的另一个实施例的示意图。

图5B是图5A的子字线驱动器的信号定时图。

图6是根据本公开的FX相位驱动器的实施例的示意图。

图7是根据本公开的用于管理子字线驱动器的操作的流程图。

具体实施方式

如下面更详细地讨论的，本文公开的技术涉及用于存储器系统和装置中的字线驱动器和相关联电路的信号驱动器。然而，本领域的技术人员应理解的是，本发明技术可以具有另外的实施例，并且可以在没有下文参考图1-6所描述的实施例的细节中的若干细节的情况下实施本发明技术。在下面示出的实施例中，主要在结合了DRAM存储媒体的装置的上下文中描述存储器装置和系统。然而，根据本发明技术的其它实施例配置的存储器装置可以包含结合了其它类型的存储媒体的其它类型的存储器装置和系统，所述存储媒体包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电存储媒体、磁阻存储媒体和其它存储媒体，包含非易失性闪速(例如，NAND和/或NOR)存储媒体。

图1是示意性地展示了根据本发明技术的实施例的存储器装置100的框图。存储器装置100可以包含存储器单元阵列，如存储器阵列150。存储器阵列150可以包含一或多个组MB(例如，图1的实例中的组MB0到MB15)，并且每个组可以包含多条字线(WL)、一或多条位线(BL)以及布置在字线与位线的交叉点处的一或多个存储器单元。字线WL和字线WL上的信号电压的选择可以由行解码器140与对应的MWD、SWD和FX相位驱动器(“FX驱动器”、“相位驱动器”或“FXD”)组合执行。下面进一步详细讨论MWD、SWD和FXD。位线BL的选择可以由列解码器145执行。可以为对应的位线BL提供感测放大器(SAMP)，并且可以将所述感测放大器连接到至少一个相应的局部I/O线对(LIOT/B)，所述局部I/O线对进而可以通过可以充当开关的传输门(TG)耦接到至少一个相应的主I/O线对(MIOT/B)。

存储器装置100可以采用多个外部端子来与外部存储器控制器和/或主机处理器(未示出)通信。外部端子可以包含耦接到命令总线和地址总线以分别接收命令信号CMD和地址信号ADDR的命令端子和地址端子。存储器装置可以进一步包含用于接收芯片选择信号CS的芯片选择端子；用于接收时钟信号CK和CKF的时钟端子；用于接收数据时钟信号WCK和WCKF的数据时钟端子；数据端子DQ、RDQS、DBI和DMI；电源端子VDD、VSS、VDDQ和VSSQ。

可以从外部存储器控制器和/或主机处理器向命令端子和地址端子提供地址信号和组地址信号。向地址端子提供的地址信号和组地址信号可以通过命令/地址输入电路105传送到地址解码器110。地址解码器110可以接收地址信号，并且向行解码器140提供经解码的行地址信号(XADD)并且向列解码器145提供经解码的列地址信号(YADD)。地址解码器110还可以接收组地址信号(BADD)，并且向行解码器140和列解码器145二者提供组地址信号。

可以从存储器控制器向命令端子和地址端子提供命令信号CMD、地址信号ADDR和芯片选择信号CS。命令信号可以表示来自存储器控制器的各种存储器命令(例如，包含访问命令，所述访问命令可以包含读取命令和写入命令)。选择信号CS可以用于选择存储器装置100以对提供给命令端子和地址端子的命令和地址进行响应。当向存储器装置100提供激活CS信号时，可以解码命令和地址并且可以执行存储器操作。命令信号CMD可以通过命令/地址输入电路105以内部命令信号ICMD的形式提供给命令解码器115。命令解码器115可以包含处理器116和/或其它电路，以对内部命令信号ICMD进行解码，从而生成用于执行存储器操作的各种内部信号和命令。例如，处理器116可以执行指令以生成行命令信号和列命令信号和/或相关联的定时信号(例如，与定时发生器135协作)以选择字线和/或位线执行期望的存储器操作和/或其它电路可以被配置成进行所述操作。当然，用于生成命令信号和/或定时信号的处理器/电路系统可以定位于存储器设备100的另一个组件中，所述另一个组件例如地址命令输入电路105和/或外部控制器/处理器。内部命令信号还可以包含输出激活命令和输入激活命令，如计时命令CMDCK。

当发出读取命令并且随着读取命令及时提供行地址和列地址时，可以从存储器阵列150中由这些行地址和列地址指定的存储器单元中读取读取数据。读取命令可以由命令解码器115接收，所述命令解码器可以向输入/输出电路160提供内部命令，使得读取数据可以根据RDQS时钟信号通过读取/写入放大器155和输入/输出电路160从数据端子DQ、RDQS、DBI以及DMI输出。

当发出写入命令并且随着所述命令及时提供行地址和列地址时，可以根据WCK和WCKF时钟信号将写入数据提供给数据端子DQ、DBI和DMI。写入命令可以由命令解码器115接收，所述命令解码器可以向输入/输出电路160提供内部命令，使得写入数据可以由输入/输出电路160中的数据接收器接收，并且通过输入/输出电路160以及读取/写入放大器155提供到存储器阵列150。写入数据可以写入在由行地址和列地址指定的存储器单元中。写入数据可以在由写入等待时间WL信息限定的时间提供给数据端子。I/O电路160的操作对于本领域的技术人员来说是已知的，并且因此，为简洁起见，将不对其进行讨论。

可以为电源端子提供电源电位VDD和VSS。这些电源电位VDD和VSS可以提供给内部电压发生器电路170。内部电压发生器电路170可以基于电源电位VDD、VNWL和VSS生成各种内部电位VPP、VOD、VARY、VPERI、VCC、VCCP、VCCP2等。内部电位VPP可以在行解码器140中使用，内部电位VOD和VARY可以在包含在存储器阵列150中的感测放大器中使用，并且内部电位VPERI可以在许多其它电路块中使用。

时钟输入电路120可以接收外部时钟信号并且生成各种内部时钟信号。例如，时钟输入电路120可以接收外部时钟信号以生成内部时钟信号ICLK。内部时钟信号ICLK可以提供给内部时钟电路130。内部时钟电路130可以基于接收到的内部时钟信号ICLK和来自命令/地址输入电路105的时钟启用信号CKE提供各种相位和频率控制的内部时钟信号。例如，内部时钟电路130可以包含时钟路径(图1中未示出)，所述时钟路径接收内部时钟信号ICLK并且向命令解码器115提供各种时钟信号。内部时钟电路130可以进一步提供输入/输出(IO)时钟信号。IO时钟信号可以提供给输入/输出电路160并且可以用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。IO时钟信号可以以多个时钟频率提供，使得数据可以以不同的数据速率从存储器装置100输出以及输入到所述装置。当期望高存储器速度时，较高的时钟频率可能是令人期望的。当期望较低功耗时，较低的时钟频率可能是令人期望的。内部时钟信号ICLK还可以提供给定时发生器135，并且因此可以生成各种内部时钟信号。

图2示出了存储器阵列150的存储器组MB的示例性结构的简化框图。如图2所示，每个存储器组MB可以包含具有一组存储器单元的一或多个存储器阵列部分SECT(例如，SECT0到SECTn)。每个存储器阵列部分SECT包含MWD(例如，MWD0到MWDn)，所述MWD在对应的全局字线GR(例如，GR0到GRn)上输出合适的信号电压。例如，当处于有效状态或高状态时，MWD可以在全局字线GR上输出处于Vcc(例如，处于约2.3伏到2.7伏的范围内，例如，2.5伏)、Vccp(例如，处于约3.0伏到3.5伏的范围内，例如，3.2伏)或对应于有效状态或高状态的其它某个电压电平的电压电平。当处于预充电状态或待机状态时，MWD可以在全局字线GR上输出处于Vss(例如，接地或0伏)、Vnwl(例如，处于约-0.1伏到-0.25伏的范围内，例如，-0.2伏)或对应于预充电状态或待机状态的其它某个电压电平的电压电平。当启用行锤击应力减轻时，在从有效状态或高状态转变为预充电状态或待机状态期间，MWD可以在全局字线GR上输出处于Voff(例如，0.25伏到0.75伏，例如，0.5伏)的中间电压电平。虽然全局字线GR可以直接耦接到存储器组MB中的存储器单元，但是延伸穿过存储器组MB的全局字线GR可能具有相当大的电容和电阻，如上所讨论的。电容和电阻可能降低每个MWD驱动相应全局字线GR的速度。为了减轻这个问题，每条全局字线GR可以耦接到一或多个SWD。例如，在一些实施例中，每条全局字线可以连接到八个SWD、十六个SWD或其它某个期望数量的SWD。可以在存储器组MB中的存储器单元阵列中的至少一些存储器单元阵列之间制造SWD。每个SWD在对应的局部字线WL(例如，WL0到WLn)上输出合适的信号电压。例如，当处于有效状态或高状态时，SWD可以在局部字线WL上输出处于Vcc(例如，处于约2.3伏到2.7伏的范围内，例如，2.5伏)、Vccp(例如，处于约3.0伏到3.5伏的范围内，例如，3.2伏)或对应于有效状态或高状态的其它某个电压电平的电压电平。当处于预充电状态或待机状态时，SWD可以在局部字线WL上输出处于Vss(例如，接地或0伏)、Vnwl(例如，处于约-0.1伏到-0.25伏的范围内，例如，-0.2伏)或对应于预充电状态或待机状态的其它某个电压电平的电压电平。当启用行锤击应力减轻时，在从有效状态或高状态转变为预充电状态或待机状态期间，SWD可以在局部字线WL上输出处于Voff(例如，0.25伏到0.75伏，例如，0.5伏)的中间电压电平。根据SWD电路的类型，局部字线WL上的高信号电压值可以与全局字线GR的高信号电压值相同或比全局字线GR的高信号电压值低晶体管阈值电压Vt。

每个存储器组MB包含一或多个提供相位信号PH和PHF的FXD，所述相位信号用于基于经解码的行地址信号和定时控制信号来选择SWD。如图2所示，可以在一或多个部分SECT0-SECTn中向SWD提供PH和/或PHF信号，以选择合适的SWD。例如，在一些实施例中，来自FXD的每组PH/PHF信号可以连接到部分SECT0到SECTn中的预定数量的部分中的每个部分中的SWD。预定数量的部分可以是七个部分，并且所述组PH/PHF信号可以连接到所述七个部分的每个部分中的SWD。然而，在其它示例性实施例中，预定数量可以大于七个部分或小于七个部分。以下更详细地讨论了FXD。

图3A示出了主字线驱动器300的示例性实施例。MWD 300可以包含第一类型的晶体管302(例如，PMOS晶体管)，所述晶体管具有耦接到信号ARMW的源极。信号ARMW和其补充ARMWF的电压可以对应于经解码的地址信号，例如，经解码的行地址的第一部分。例如，经解码的行地址ARMW(ARMWF)可以对应于存储器组MB的一或多个MWD。晶体管302的漏极可以连接到可以不同于第一类型的晶体管304(例如，NMOS晶体管)的漏极。晶体管302、304的经过互连的漏极耦接到全局字线GR。晶体管304的源极可以连接到电压源，所述电压源可以例如处于-0.25伏到0伏的范围内。例如，如图3A所示，电压源处于Vnwl。然而，在其它实施例中，电压源可以处于Vss或处于其它某个低压值。晶体管304的栅极可以连接到ARMWF信号。晶体管302的栅极由RFF信号驱动。RFF和RF信号可以对应于经解码的行地址的一部分，所述部分可以涉及例如存储器组MB的一或多个MWD。

除了晶体管302和304之外，MWD 300还可以包含串联连接的晶体管306和308(其可以是例如NMOS晶体管)。晶体管306的漏极可以连接到全局字线GR，并且晶体管306的源极可以连接到晶体管308的漏极。晶体管306的栅极可以连接到经解码的地址信号ARMW，并且晶体管308的栅极可以连接到RFF信号。晶体管308的源极可以连接到RF信号。基于ARMW、ARMWF、RF和/或RFF信号的电压值(高或低)，MWD将对应的全局字线GR设置为有效状态或预充电状态或待机状态。如上所讨论的，全局字线GR的有效状态或高状态可以处于Vcc、Vccp或与有效状态或高状态相对应的其它电压电平，并且全局字线GR的预充电状态或待机状态可以处于Vss、Vnwl或与预充电状态或待机状态相对应的其它某个电压电平。ARMW、ARMWF、RF和RFF信号的高状态可以是例如处于2.3伏到3.5伏范围内的电压，而低状态可以是处于-0.25伏到0伏范围内的电压(接地)。例如，当处于高状态时，ARMW、ARMWF、RF和RFF信号可以处于对应于Vcc(例如，处于约2.3伏到2.7伏的范围内，例如，2.5伏)、Vccp(例如，处于约3.0伏到3.5伏的范围内，例如，3.2伏)或与信号的高状态相对应的其它某个电压电平的电压电平。当处于低状态时，ARMW、ARMWF、RF和RFF信号可以处于对应于Vss(例如，接地或0伏)、Vnwl(例如，处于约-0.1伏到-0.25伏的范围内，例如，-0.2伏)或与低状态相对应的其它某个电压电平的电压电平。

对于所有信号来说，高状态的值不一定相同。例如，所述信号中的一或多个信号可以具有处于3.2伏的高状态，而其余信号中的一或多个信号可以具有处于2.5伏(或其它某个合适的高压值)的高状态。类似地，对于所有信号来说，低状态的值不一定相同。例如，所述信号中的一或多个信号可以具有处于-0.2伏的低状态，而其余信号中的一或多个信号可以具有处于0伏(或其它某个合适的低压值)的低状态。在一些实施例中，高状态可以基于高压源，例如，Vcc、Vccp或其它某个高压源，而低状态可以基于低压源，例如，Vss、vnwl或其它某个低压源。在一些实施例中，可以将一或多个信号(例如，RF信号)和/或全局字线GR设置为中间电压状态Voff，以减轻行锤击应力的影响。

在操作中，MWD 300接收ARMW、ARMWF、RF和RFF信号，并且然后基于信号的值设置全局字线GR的状态。处理器116(和/或另一个处理器)可以控制经解码的行地址信号ARMW/ARMWF和RF/RFF以操作MWD 300。用于生成ARMW和ARMWF信号的电路(未示出)在本领域中是已知的，并且因此，为简洁起见，将不作进一步讨论。图3C示出了根据本公开的实施例的用于生成RF和RFF信号(在本文中也称为“行因子”信号)的示例性RF驱动器电路。MWD 300可以包含上拉电路301、下拉电路304和中间电压电路305。上拉电路301可以包含PMOS晶体管302。PMOS晶体管302的源极可以连接到经解码的地址信号ARMW，并且PMOS晶体管302的栅极可以连接到行因子信号RFF。PMOS晶体管的漏极可以连接到全局字线GR。下拉电路303可以包含NMOS晶体管304。NMOS晶体管304的漏极可以连接到全局字线GR，并且NMOS晶体管304的栅极可以连接到经解码的地址信号ARMWF。NMOS 304的源极可以连接到低压源，例如，Vnwl(或例如，Vss或另一个低压源)。MWD 300还可以包含中间电压电路305。中间电压电路305包含与NOMS晶体管308串联连接的NMOS晶体管306。NMOS晶体管306的漏极可以连接到全局字线GR，并且NMOS晶体管的栅极可以连接到经解码的地址信号ARMW。NMOS晶体管306的源极可以连接到NMOS晶体管308的漏极。NMOS晶体管308的栅极可以连接到行因子信号RFF，并且NMOS晶体管308的源极可以连接到行因子信号RF。如下所讨论的，中间电压电路305允许将全局字线GR上的电压下拉到介于有效电压状态与预充电电压状态之间的中间电压，以实现行锤击应力减轻。当然，在一些实施例中，下拉电路304和中间电压电路305的功能可以结合到单个电路中。

参考图3A和3B，可以将MWD 300配置成使得如果ARMW信号处于高状态并且RFF信号处于低状态，则全局字线GR被设置为处于有效状态或高状态(见t0处的信号)。在RFF信号处于低状态并且ARMW信号处于高状态的情况下，晶体管302将导通以将全局字线GR上拉到ARMW信号的值，所述值可以处于Vcc、Vccp或其它某个合适的高压值。在RFF信号处于低状态的情况下，晶体管308将截止以将全局字线GR与RF信号的值隔离。本领域的技术人员理解，如本文所用的“隔离”意指晶体管的源极与漏极之间的实际隔离，并且不一定意指完全电隔离，因为在某些情况下晶体管中可能存在一些泄漏电流。另外，在ARMWF信号处于低状态的情况下，晶体管304将截止以将全局字线GR与电压源Vnwl(或例如，Vss或其它某个低压源)隔离。

在一些实施例中，当从有效状态或高状态转变为预充电状态或待机状态时，MWD300在进入预充电状态或待机状态之前进入中间电压状态(或行锤击应力减轻状态)。例如，在时间t1处，当RFF信号被设置为高状态时，RF信号被设置为具有电压Voff持续预定时间段(例如，时间t1到t2)的中间状态。在一些实施例中，Voff可以是处于0.25伏到0.75伏范围内的值，例如，0.5伏。转到图3A，在RFF和ARMW信号被设置为高状态的情况下，晶体管306和308导通以将全局字线GR的值下拉到RF信号的值(其处于Voff)。另外，在RFF信号处于高状态的情况下，晶体管302截止以将ARMW信号的值与全局字线GR隔离。因此，在这个实施例中，全局字线GR在时间t2处转变为预充电状态或待机状态之前从有效状态或高状态转变为中间电压Voff。通过限制从有效状态或高状态变成预充电状态或待机状态时电压的阶跃变化，存储器组MB中的相邻字线WL不会受到电压电平的快速变化的影响，并且行锤击应力可以减轻。在一些实施例中，当不需要或期望行锤击应力减轻时，RF信号不被设置为Voff，并且全局字线GR从有效状态或高状态转变为预充电状态或待机状态，而不首先变成中间电压(见例如图3B中的虚线)。

在一些实施例中，在时间t1(没有行锤击应力减轻)或时间t2(有行锤击应力减轻)处，可以将ARMWF信号设置为高状态以导通晶体管304从而将全局字线GR连接到Vnwl(或例如，Vss或其它某个低压源)。在ARMW现在处于低状态的情况下，晶体管306将截止以将RF信号与全局字线GR隔离。另外，RFF信号的值处于高状态以确保晶体管302截止从而将全局字线GR与ARMW信号隔离。表1提供了逻辑表，所述逻辑表展示了基于MWD 300的经解码的地址信号和行因子信号的状态的全局字线GR的状态(A-有效，P-预充电或I-中间电压(行锤击应力减轻))。

表1

ARMW	ARMWF	RFF	RF	GR
					L	H	H	L	P
H	L	L	H	A
					H	L	H	I	I

图3C是具有行锤击应力减轻的行因子驱动器电路(“RF驱动器电路”)的示例性实施例的示意图。如图3C所示，MWD 300使用的RFF和RF信号可以由RF驱动器电路310生成。RF驱动器电路310可以接收输入信号RMSMWP、RFX_n和RMSXDP，所述输入信号是来自行解码器(未示出)的经解码的行地址和/或定时信号。例如，RFX_n信号可以是对应于存储器组和/或所述存储器组的一或多个MWD的经解码的地址信号，其中X可以表示存储器组，并且n可以表示存储器组内的对应的一或多个MWD。RMSMWP信号和RMSXDP信号可以是用于生成在相应的一或多个MWD的操作中使用的RFF信号和RF信号的定时信号。

在时间t0之前(见图3B)，可以将RFX_n信号设置为低状态，所述低状态可以意味着未选择相关的存储器组和/或对应的一或多个MWD进行操作。即，在RFX_n信号处于低状态的情况下，NAND门电路312的输出并且因此RFF信号为高，以将全局字线GR与ARMW信号隔离。另外，低RFX_n信号意味着NAND门电路316的输出也为高。在NAND门电路316上的输出为高时，NMOS晶体管332导通。由于NMOS晶体管330是连续选通的晶体管，因此节点321并且因此RF信号通过晶体管332下拉到Vnwl(或例如，Vss或其它某个低压源)的值。因此，在t0之前，到MWD300的RFF信号和RF信号将分别为高和低。

另外，在RFX_n信号为低的情况下，AND门电路314的输出为低，并且NMOS晶体管322截止，这将电压Voff(用于行锤击应力减轻)与节点321隔离，即使NMOS晶体管326由于高RFF信号而导通也是如此。类似地，PMOS晶体管320截止以将电压V1与节点321隔离。在一些实施例中，因为源电压V1被设置为低于RFF信号的高压值，所以PMOS晶体管320截止。例如，如果RFF的高压值处于Vccp，则电压V1可以为Vccp-Vt，其中Vt是晶体管320的阈值电压(例如，如果Vccp＝3.2伏并且Vt为0.7伏，则V1为2.5伏)。可以将电压V1设置为比RFF信号的高压值低至少晶体管320的阈值电压，以防止晶体管320的不可靠操作。

可以将RFX_n信号设置为高状态(例如，对应于图3B中的时间t0)，以选择相关的存储器组和/或对应的一或多个MWD进行操作。在一些实施例中，当RFX_n处于高状态时，定时信号RMSWMP和RMSXDP也被设置为高状态。在RFX_n信号和RMSWMP信号处于高状态的情况下，NAND门电路312的输出为低，这意味着RFF信号为低。RFF上的低信号值意味着ARMW信号连接到MWD 300中的全局字线GR。另外，RFF上的低信号值意味着NMOS晶体管326截止，以使Voff与节点321隔离。在RFF为低的情况下，PMOS晶体管320导通以上拉节点321并且因此RF信号，高到电压V1。在一些实施例中，V1可以是2.5伏，并且RF信号可以被上拉到2.5伏的值。在RFX_n信号和RMSXDP信号处于高状态的情况下，NMOS晶体管322导通，但是由于NMOS晶体管326截止，所以节点321保持与电压源Voff隔离。为了防止不可靠的操作，在NMOS晶体管322与NMOS晶体管326之间串联设置有连续选通的NMOS晶体管324。NMOS晶体管324具有足以使晶体管324保持连续选通的栅极电压Von。通过为经过NMOS晶体管326的漏电流提供电阻路径以在NMOS晶体管326截止时在漏电流路径中产生电压降，包含连续选通的晶体管324为RF驱动器电路310提供了更高的可靠性。

在RFX_n信号和RMSXDP信号处于高状态的情况下，NAND门电路316的输出为低，这意味着NMOS晶体管332截止，以将节点321与电压源Vnwl(或例如，Vss或其它某个低压源)隔离。为了防止不可靠的操作，在节点321与NMOS晶体管332之间串联设置有连续选通的NMOS晶体管330。晶体管330的栅极处的信号可以处于电压Vccp(如图3C所示)、Vcc或其它某个合适的电压以使晶体管330保持导通。通过为经过NMOS晶体管332的漏电流提供电阻路径以在NMOS晶体管332截止时在漏电流路径中产生电压降，连续选通的NMOS晶体管330为RF驱动器电路310提供了更高的可靠性。

在预定时间段之后(例如，在时间t1处，见图3B)，可以将定时信号RMSMWP设置为低状态，所述低状态将NAND栅极电路312的输出并且因此RFF信号设置为高状态。在RFF信号处于高状态的情况下，ARMW信号与全局字线GR隔离。在RFF信号处于高状态的情况下，PMOS晶体管320截止以将节点321与电压源V1隔离，并且NMOS晶体管326导通。

在一些实施例中，当期望行锤击应力减轻时，RMSXDP信号保持为高，持续预定时段(例如，从时间t1到t2，见图3B)，以允许RF电压并且因此全局字线电压GR的“软着陆(softlanding)”。如下所讨论的，全局字线GR上的“软着陆”还意指局部字线WL上的“软着陆”，以减轻存储器组MB中的相邻局部字线WL之间的行锤击应力。为了减轻行锤击应力，在进入预充电状态或待机状态之前，使全局字线GR逐步降低到中间电压Voff。这是通过使全局字线GR跟随RF信号持续预定时间段(例如，在t1与t2之间，见图3B)来实现的。例如，在RMSXDP信号和RFX_n信号处于高状态的情况下，AND门电路314的输出保持处于高状态以使NMOS晶体管322保持导通。在NMOS晶体管322、324和326全都导通的情况下，节点321并且因此RF信号下拉到电压Voff，所述电压Voff可以是例如0.5伏。在RMSMWP信号设置为低状态之后RMSXDP信号保持为高的预定时段可以对应于t1与t2之间的时间段。在一些实施例中，当不期望行锤击应力减轻时，可以在RMSMWP信号设置为低状态的同时将RMSXDP信号设置为低状态。当RMSXDP信号设置为低状态时，AND门电路314的输出被设置为低以将节点321与电压Voff隔离。另外，NAND门电路316的输出设置为高以导通NMOS晶体管332，从而将节点321下拉到电压Vnwl(或例如，Vss或其它某个低压源)。如上所讨论的，由RF驱动器310生成的RFF信号和RF信号连同ARMW信号和ARMWF信号可以由MWD 300用来设置全局字线电压。

图3D是展示了用于管理MWD的操作的示例方法350的流程图。方法350可以由处理逻辑执行，所述处理逻辑可以包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法350由处理器116和/或存储器装置100外部和/或内部的另一或多个处理器执行。尽管以特定序列或顺序示出，但除非另有说明，否则可以修改过程的顺序。因此，所示实施例应被理解为只是实例，并且所示过程可以以不同的顺序执行，并且一些过程可以并行地执行。另外，在各个实施例中可以省略一或多个过程。因此，并非在每一个实施例中都需要所有过程。其它过程流是可能的。

在框360处，处理装置(例如，处理器116和/或另一个处理器)在存储器装置中生成第一行因子信号和第二行因子信号。在一些实施例中，如上所讨论的，第一行因子信号可以是RFF信号，并且第二行因子信号可以是RF信号，所述RFF信号和RF信号由RF驱动器电路(例如，RF驱动器电路310)生成。在框370处，处理装置(例如，处理器116和/或另一个处理器)通过在第一经解码的地址信号处于高状态时将第一行因子信号设置为第一值来将存储器装置的全局字线驱动到有效状态。例如，全局字线可以是由MWD生成的局部字线GR(例如，GR0到GRn)。在一些实施例中，例如，如图3A和3B所示，如果经解码的地址信号ARMW处于高状态(例如，Vccp)，则全局字线GR可以进入有效状态或高状态，并且上拉晶体管312由于RFF信号处于低状态而导通。在框380处，处理装置(例如，处理器116和/或另一个处理器)通过在第一经解码的地址信号处于高状态时将第一行因子信号设置为第二值来驱动全局字线跟随第二行因子信号的值。例如，在一些实施例中，如图3A和3B所示，全局字线GR达到RF信号的中间值Voff。当经解码的地址信号处于高状态(例如，Vccp)(这使晶体管306导通)并且RFF行因子信号处于高状态(例如，Vccp)(这使晶体管308导通并且使晶体管302截止)时发生这种情形。中间电压对应于行锤击应力减轻状态，如上所讨论的。

图4A展示了存储器组MB中的MWD阵列的一部分的示例性布置。为了简单起见，图4A仅展示了四条全局字线GR0、GR1、GR2和GR3以及相应的MWD 410、420、430和440。当然，存储器组MB可以具有多于四条全局字线，包含其相应的MWD，并且本领域的技术人员将理解如何将本公开应用于任何期望数量的MWD。另外，由于本领域的技术人员理解MWD 410、420、430和440的配置和操作类似于MWD 300的配置和操作，因此将不重复配置和操作。如图4A所示，每个MWD的状态由两组经解码的行地址信号ARMWn/ARMWnF和两组经解码的行地址信号RFm<n>/RFmF<n>确定。处理器116(和/或另一个处理器)可以控制所述两组经解码的行地址信号ARMWn/ARMWnF和所述两组经解码的行地址信号RFm<n>/RFmF<n>以操作MWD 410-440。ARMWn信号及其补充ARMWnF信号可以由一或多个MWD接收，并且n标识接收相同的ARMW信号和ARMWF信号的MWD组。存储器组MB可以具有一或多个组n(例如，对于具有通过n0到n15指定的16个组的存储器组)。为了简洁和清楚起见，在图4A的示例性实施例中，组n的数量为2，指定为0和1，并且每个组中的MWD的数量为2。例如，在图4A的实施例中，经解码的行地址信号ARMW0/ARMW0F由MWD 410和430接收，并且经解码的行地址信号ARMW1/ARMW1F由MWD 420和440接收。类似地，RFmF<x>信号及其补充RFm<x>信号可以由一或多个MWD接收，其中x标识接收相同的RFF信号和RF信号的MWD组。例如，图4A的实例中，经解码的行地址信号RFmF<0>/RFm<0>由MWD 410和420接收，并且经解码的行地址信号RFmF<1>/RFm<1>由MWD 430和440接收。m可以对应于在图4A的示例性实施例中被标识为3的存储器组。ARMWn/ARMWnF信号和RFm<x>/RFmF<x>信号的组合为存储器组MB中的每个MWD选择合适的状态(有效状态或高状态或者预充电状态或待机状态)。例如，在图4A的示例性实施例中，信号ARMW0和ARMW1F被设置为处于高状态(例如，均处于3.2伏)，并且ARMW1和ARMW0F被设置为处于低状态(例如，分别为-0.2伏和0伏)。另外，RF3<0>信号和RF3F<1>信号被设置为处于高状态(例如，分别为2.5伏和3.2伏)，并且RF3F<0>和RF3<1>被设置为处于低状态(例如，均处于-0.2伏)。如图4A所示，围绕晶体管的圆圈指示哪些晶体管导通以允许源电压通过。GR0、GR1、GR2和GR3的所得的全局字线信号值分别为3.2伏(有效状态或高状态)、-0.2伏(预充电状态或待机状态)、-0.2伏(预充电状态或待机状态)以及-0.2伏(预充电状态或待机状态)。然后，可以将全局字线信号(例如，全局字线GR0到GR3上的信号)发送到相应的SWD，所述SWD基于如下所讨论的经解码的行地址信号驱动存储器单元。表2提供了逻辑表格，所述逻辑表展示了相应MWD 410到440的全局字线GR0-GR3的状态(A-有效状态，P-预充电状态，I-中间电压(例如，行锤击应力减轻)状态)。

表2

ARMW0

ARMW0F

ARMW1

ARMW1F

RF3F<0>

RF3<0>

RF3F<1>

RF3<1>

GR0

GR1

GR2

GR3

H

L

L

H

L

H

H

L

A

P

P

P

H

L

L

H

H

I

H

L

I

P

P

P

H

L

L

H

H

L

L

H

P

A

P

P

H

L

L

H

H

L

H

I

P

I

P

P

L

H

H

L

L

H

H

L

P

P

A

P

L

H

H

L

H

I

H

L

P

P

I

P

L

H

H

L

H

L

L

H

P

P

P

A

L

H

H

L

H

L

H

I

P

P

P

I

如上所讨论的，全局字线(例如，GR0到GR3)中的每条全局字线连接到SWD，以便快速驱动相应字线上的信号电平。图4B展示了对应于全局字线GR0和GR1的SWD阵列布置的示例性实施例。为了清楚起见，对于每条全局字线GR，仅示出了两组SWD。例如，SWD 450和460连接到全局字线GR0，并且SWD 470和480连接到全局字线GR1。然而，可以将多于两个SWD连接到每条全局字线GR，例如，八个SWD、十六个SWD或更多。SWD 450、460、470和480中的每个SWD分别输出局部字线WR0、WR1、WR2和WR3。如图4B所示，SWD 450、460、470和480中的每个SWD的配置可以相同。因此，为简洁起见，将仅讨论SWD 450的配置和操作。

SWD 450可以包含具有PMOS晶体管452的上拉电路，所述PMOS晶体管在连接到PMOS晶体管452的栅极的PHF相位信号为低(例如，处于Vnwl、Vss或另一个低值)时导通。SWD 450还可以包含与PMOS晶体管452并联放置的NMOS晶体管456。NMOS晶体管456可以基于全局字线GR0上的电压充当上拉电路或下拉电路并且在连接到NMOS晶体管456的栅极的PH相位信号为高(例如，Vccp、Vcc或另一高压值)时导通。SWD 450还可以包含下拉电路，所述下拉电路具有NMOS晶体管454，所述NMOS晶体管在连接到NMOS晶体管454的栅极的PHF相位信号为高(例如，Vccp、Vcc或另一高压值)时导通。晶体管452和456的源极可以连接到全局字线GR0，并且晶体管452和456的漏极可以连接到晶体管454的漏极。晶体管452、456和454的经过互连的漏极耦接到局部字线WL0。晶体管454的源极可以连接到处于-0.2伏到0伏范围内的低压源。例如，晶体管454的源极可以是Vnwl，如图4B所示。在一些实施例中，低压源可以是Vss或其它某个低压源。

如图4B所示，对用于访问合适的存储器单元的SWD并且因此局部字线WL的选择由与经解码的行地址信号相对应的PHn/PHFn信号(在本文中也称为相位信号)确定，其中在图4B的示例性实施例中，n是0或1。PHn相位信号和PHFn相位信号可以连接到一或多个SWD。例如，在图4B中，每组相位信号(例如，PH0/PHF0和PH1/PHF1)被示出为连接到两个SWD(例如，分别为450/470和460/480)。然而，所述组相位信号可以连接到多于两个SWD。例如，在一些实施例中，每组PH/PHF信号可以连接到部分SECT0到SECTn中的预定数量的部分中的每个部分SECT中的SWD(见图2)。例如，所述预定数量的部分可以是七个部分，并且所述组PH/PHF信号可以连接到所述七个部分中的每个部分中的SWD。然而，在其它示例性实施例中，预定数量可以大于七个部分或小于七个部分。在一些常规的SWD中，全局字线信号用于切换SWD中的晶体管(例如，GR0信号的补充可以连接到一些常规晶体管中的上拉PMOS晶体管的栅极并且PH相位信号可以连接到上拉PMOS晶体管的源极)。然而，通过使用PH相位信号和PHF相位信号来切换SWD的晶体管栅极并且将所述组PH/PHF相位信号连接到一或多个部分SECT0到SECTn中的SWD，可以减小存储器装置100上相位驱动器所需要的布局区域。

如图4B所示，全局字线GR0信号由如上所讨论的MWD(例如，MWD 410)提供。如本领域的技术人员已知的，PH0相位信号和PHF0相位信号可以由相位驱动器设置为合适的状态，以将SWD 450置于有效状态、中间电压状态和预充电状态。例如，如图4B所示，可以将PH0相位信号设置为具有Vccp的值的高状态，所述值可以处于3.0伏到3.5伏的范围内。在一些实施例中，Vccp的值可以为3.2伏。在一些实施例中，高状态可以是Vcc。可以将PHF0相位信号设置为具有例如Vnwl(或例如，Vss或另一个低压值)的值的低状态。在PH0处于高状态的情况下，SWD 450被选择为处于有效状态以接收并跟随全局字线GR0的值，并且可以基于全局字线GR0的值访问附接到WL0的存储器单元以进行存储器操作(例如，读取、写入等)。如上所讨论的，在一些实施例中，当MWD从有效状态转变为预充电状态时，MWD将把全局字线GR设置为中间电压状态。例如，如图4B所示，全局字线GR0针对有效状态可以具有Vccp的值，并且针对中间状态可以具有Voff的值。在PHF0为低并且PH0为高的情况下，SWD 450将局部字线WL0设置成跟随全局字线GR0上的电压，包含在从有效状态(例如，Vccp、Vcc)转变为预充电状态(例如，Vnwl、Vss)期间的中间电压状态(例如，具有电压Voff)。在全局字线处于低状态，PHF1相位信号处于高状态，并且PH1相位信号处于低状态的情况下，其它SWD 460、470、480可以处于预充电状态(例如，Vnwl、Vss)。如图4B所示，围绕晶体管的圆圈指示哪些晶体管导通以允许源电压在各个SWD中通过。

图5A示出了对应于全局字线GR0和GR1的SWD阵列布置的另一个示例性实施例。为了清楚起见，对于每条全局字线GR，仅示出了两组SWD。例如，SWD 510和520连接到全局字线GR0，并且SWD 530和540连接到全局字线GR1。然而，可以将多于两个SWD连接到每条全局字线GR。SWD 510、520、530和540中的每个SWD分别输出局部字线WL0、WL1、WL2和WL3。如图5A所示，SWD 510、520、530和540中的每个SWD的配置可以相同。在一些实施例中，每个SWD可以仅使用NMOS晶体管来驱动局部字线WL。也就是说，SWD是仅NMOS的SWD。例如，SWD 510可以包含充当上拉电路的NMOS晶体管512和充当下拉电路的NMOS晶体管514。晶体管512的漏极可以连接到晶体管514的漏极。晶体管512、514的互连漏极耦接到局部字线WL0。晶体管512的源极可以连接到对应全局字线GR0，并且晶体管514的源极可以连接到处于-0.2伏到0伏范围内的低压源。例如，晶体管514的源极可以是Vnwl，如图5A所示。在一些实施例中，低压源可以是Vss或某些其它低压源。如图5A所示，对用于访问合适的存储器单元的SWD并且因此字线WL的选择由与经解码的行地址信号相对应的PHn/PHFn信号确定，其中在图5A的示例性实施例中，n是0或1。如上所讨论的，每组PHn/PHFn相位信号可以连接到部分SECT0到SECTn中的预定数量的部分中的SWD。

如在例如SWD 510-540中使用的NMOS晶体管等NMOS晶体管的定时控制可能产生与NMOS晶体管的稳定性和可靠性有关的问题。例如，如果NMOS晶体管在存在高源极到漏极电压(Vsd)或漏极到源电压(Vds)时切换，则NMOS晶体管的稳定性和可靠性可能受影响。在本公开的示例性实施例中，SWD中的NMOS晶体管中的一或多个NMOS晶体管的定时操作和/或到SWD的信号被控制为使得切换在最小或减小的Vds或Vsd量值下发生。

图5B展示了定时图，所述定时图为图5A的仅NMOS的SWD的操作提供了稳定性和可靠性。为了简洁起见，仅示出了SWD 510的定时，但是本领域的技术人员理解，其它SWD的定时图将类似。全局字线GR0信号由如上所讨论的MWD(例如，MWD 410)提供。例如，全局字线GR0的值可以处于Vccp(或另一个高压电平)、Voff(或另一个中间电压电平)或Vnwl(或另一个低压电平)。在时间T0之前，可以将PH0相位信号设置为具有Vccp2的值的高状态，所述值可以处于3.8伏到4.7伏的范围内。在一些实施例中，Vccp2的值可以处于4.2伏到4.5伏的范围内，例如，4.2伏或4.5伏。可以将PHF0相位信号设置为具有例如Vnwl(或例如，Vss或另一个低压值)的值的低状态。PH0相位信号和PHF0相位信号可以由FX相位驱动器设置为其相应的状态，见下面讨论的图6。在PH0处于高状态的情况下，SWD 510被选择为处于有效状态以接收并跟随全局字线GR0的值，并且可以基于全局字线GR0的值访问附接到WL0的存储器单元以进行存储器操作(例如，读取、写入等)。其它SWD 520、530、540可以处于预充电状态。

参考图5A和5B提供了SWD 510的操作。在时间T0处，处理器116(和/或另一个处理器)可以控制到FX相位驱动器(例如，下面讨论的FXD 600)的输入信号，以将PH0相位信号设置为高状态(例如，Vccp2)，并将PHF0设置为低状态(例如，Vnwl)。如图5B所示，当全局字线处于预充电状态时，发生将PH0信号设置为高状态，使得在时间T0处的Vds/Vsd处于最小量值，这提高了SWD 510的可靠性。在晶体管512由于PH0进入高状态而导通之后，在时间T1处，处理器116(和/或另一个处理器)可以控制到MWD的输入信号(例如，上面讨论的MWD 300、410-440)，从而将全局字线GR0的值设置为有效状态或高状态。在一些实施例中，全局字线GR的值是Vccp，所述Vccp可以是例如3.2伏。在PHF0相位信号处于低状态的情况下，NMOS晶体管514截止并且局部字线WL0与电压源Vnwl(或例如，Vss或另一个低压源)隔离。在PH0相位信号处于高状态的情况下，NMOS晶体管512将局部字线WL0上拉到全局字线GR0的值Vccp(或另一个合适的高状态值)。在一些实施例中，PH0相位信号的高状态值比全局字线GR0的有效状态值高至少NMOS晶体管512的阈值电压。例如，如果全局字线GR0的值为3.2伏并且晶体管512的阈值为0.6伏，则可以将PH0相位信号设置为3.8伏或更大的值。例如，可以将PH0相位信号设置为Vccp2的值，所述值可以处于3.8伏到4.7伏的范围内。在一些实施例中，Vccp2的值可以处于4.2伏到4.5伏的范围内，例如，4.2伏或4.5伏。通过将PH0相位信号的值设置为等于或高于全局字线GR0的值加上晶体管512的阈值电压(例如，Vccp+Vt)，可以将局部字线WL0的值上拉到GR0信号的全电压。在一些实施例中，PH0电压值高于全局字线GR0的值加上晶体管512的阈值电压(例如，大于Vccp+Vt)。即，PH0的电压被设置成高于为确保局部字线WL0处于全局字线GR0的全电压所需要的最小值。然而，高于最小所需电压的电压(例如，大于Vccp+Vt)可以意味着仅NMOS的SWD中的上拉晶体管的可靠性较低。

转到图5B，在时间T2处，处理器116(和/或另一个处理器)可以控制到MWD(例如，上面讨论的MWD 300、410-440)的输入信号，以开始全局字线GR0信号从有效状态或高状态到预充电状态或待机状态(时间T2可以对应于图3B中的时间t1)的转变。在一些实施例中，如果期望行锤击应力减轻，则将全局字线GR0信号的值设置为如上所讨论的中间电压Voff。因为此时NMOS晶体管512仍然导通，所以局部字线WL0信号的值将跟随全局字线GR0信号并且局部字线WL0信号将被设置为中间电压Voff。在下降到预充电状态或待机状态之前，电压Voff维持，持续预定时间段T2到T3，所述时间段可以对应于图3B中的时间段t1到t2。通过对局部字线WL执行从有效状态或高状态到预充电状态或待机状态的“软着陆”，存储器组MB上的相邻局部字线(例如，WL1到WL3)中的一或多条相邻局部字线上的行锤击应力得以减轻。在一些实施例中，如果不期望行锤击应力减轻，则在时间T2处，处理器116(和/或另一个处理器)可以控制到MWD(例如，上面讨论的MWD 300、410-440)的输入信号，从而将全局字线GR0设置为具有值Vnwl(或例如，Vss或其它某个低压值)的预充电状态(见虚线)，并且局部字线WL0将跟随全局字线GR0(见虚线)。

在全局字线GR0已经达到预充电状态之后，在时间T4处，处理器116(和/或另一个处理器)可以控制到FX相位驱动器(例如，下面讨论的FXD 600)的输入信号，从而将PH0相位信号设置为具有值Vnwl(或例如，Vss或其它某个低压值)的低状态。此时，处理器116(和/或另一个处理器)可以控制到FX相位驱动器(例如，下面讨论的FXD 600)的输入信号，从而将PHF0相位信号设置为具有值Vcc(例如，2.5伏)或Vccp(例如，3.2伏)的高状态。在一些实施例中，可以延迟将PHF0相位信号设置为高状态，使得PH0相位信号和PHF0相位信号均处于低值，这意味着NMOS晶体管512和514两者均截止并且局部字线WL0与高压源和低压源两者隔离。然而，由于局部字线WL0将处于浮动值，因此应当限制在将PH0设置为低状态之后将PHF0设置为高状态的任何延迟。在PHF0相位信号处于高状态的情况下，晶体管514导通并且局部字线WL0的值被下拉到低压源Vnwl(或例如，Vss或其它某个低压源)的值。如图5B中针对PH0相位信号和PHF0相位信号所示出的示例性定时图通过确保将NMOS晶体管在最小或减小的Vds/Vsd量值下切换来提高NMOS晶体管并且因此仅NMOS的SWD的可靠性。

如上所讨论的，在一些子字线驱动器(例如，见图4B)中，PMOS晶体管包含在SWD中的每个SWD中。PMOS晶体管允许字线WL达到全局字线GR的全高压。例如，如果全局字线(例如，GR0、GR1、GR2或GR3)处于3.2伏，则对应的局部字线(例如，WL0、WL1、WL2或WL3)可以由PMOS晶体管上拉到全3.2伏。然而，PMOS晶体管可能需要存储器单元整列被形成的p阱中的n阱，从而使SWD的布局区域更大。由于典型的存储器装置中有大量的全局字线，因此如图5A所示的仅NMOS的SWD等仅NMOS的SWD通过避免SWD中的每个SWD都需要n阱(这减小了半导体衬底上SWD所需的区域)来减小SWD所需的空间的量。然而，通过变成仅NMOS的SWD，局部字线(例如，WL0、WL1、WL2、WL3)处的全电压可能无法实现，除非将来自全局字线(例如，GR0、GR1、GR2、GR3)的电压耦接到相应的局部字线(例如，WL0、WL1、WL2、WL3)所需的栅极电压至少增加NMOS晶体管的阈值电压。例如，在如上所讨论的图5A中的实施例中，由PH0相位信号，而不是常规电路中使用的Vccp的栅极电压(例如3.2伏)施加Vccp2的栅极电压(例如，4.2伏、4.5伏)。因此，向仅NMOS的SWD中的上拉NMOS晶体管的栅极施加的PHn相位信号的电压可以比用于常规SWD中的上拉PMOS晶体管的电压(例如，Vcc、Vccp等)更高(例如，Vccp2)。在一些实施例中，Vccp2可以处于3.8伏到4.7伏的范围内。在一些实施例中，Vccp2的值可以处于4.2伏到4.5伏的范围内，例如，4.2伏或4.5伏。在不经历稳定性和可靠性问题的情况下，常规的FX相位驱动器无法提供此类高PH相位信号电压。

在本公开的示例性实施例中，提供PHn相位信号和PHFn相位信号的FX相位驱动器被配置成可靠地提供范围为Vnwl到Vccp2(例如，-0.2伏到4.7伏)的信号电压。如图6所示，FX驱动器600接收经解码的行地址信号RF0以及定时控制信号R1AC和R2ACF。处理器116(和/或另一个处理器)可以控制经解码的行地址信号RF0和/或定时控制信号R1AC和R2ACF以操作FX相位驱动器600。用于生成用于FX驱动器的定时控制信号和经解码的行地址信号的电路(未示出)在本领域中是已知的，并且因此，为简洁起见，将不进一步讨论。如图6所示，FXD600包含用于生成PHF相位信号的相位电路610和用于生成通常是PHF相位信号的补充的PH相位信号的相位电路620。相位电路610包含上拉电路611和下拉电路613。在一些实施例中，上拉电路611可以包含并联连接的晶体管612和晶体管618。在一些实施例中，下拉电路613可以包含串联连接的晶体管614和晶体管616。晶体管612(其可以是例如PMOS晶体管)具有耦接到晶体管614(其可以是例如NMOS晶体管)的漏极的漏极。晶体管612的源极耦接到电压源，例如，Vccp(或例如，Vcc或另一个高压源)，并且晶体管614的源极连接到晶体管616(其可以是NMOS晶体管)的漏极。晶体管616的源极耦接到电压源，例如，Vnwl(或例如，Vss或另一个低压源)。如图6所示，晶体管612和614的经过互连的漏极耦接到PHF信号线。另外，晶体管618(其可以是例如PMOS晶体管)与晶体管612并联连接。因此，晶体管618的源极可以连接到与晶体管612的电压源相同的电压源，例如，Vccp(或例如，Vcc或另一个高压源)，并且晶体管618的漏极可以连接到PHF信号线。

如图6所示，晶体管612和614的栅极接收经解码的行地址信号RF0，并且晶体管616和618的栅极接收定时控制信号R1AC。如果定时信号R1AC具有低值(例如，0伏)，则晶体管616截止，这将电压源Vnwl(或例如，Vss或另一个低压源)与PHF信号线隔离。另外，定时控制信号R1AC上的低值意味着PMOS晶体管618导通。在晶体管618导通的情况下，PHF信号线被上拉到源电压，在这种情况下，所述源电压可以是Vccp(或例如，Vcc或另一个高压源)。如图5A所示并且如上所讨论的，在PHF信号为高的情况下，对应的SWD是无效的，并且SWD的字线具有低值，例如，Vnwl(或例如，Vss或另一个低压源)。

PHF信号传输到电路620以生成PH相位信号，所述PH相位信号如上所讨论的选择SWD以激活。电路620包含上拉电路621和下拉电路623。上拉电路621可以包含与晶体管624串联连接的晶体管622。下拉电路623可以包含稳定电路625，所述稳定电路串联连接到并联连接的晶体管630和632。稳定电路625可以包含一或多个连续选通的晶体管。例如，如图6所示，稳定电路625包含两个串联连接的连续选通的晶体管626和628。

晶体管622(其可以是PMOS晶体管)可以具有连接到晶体管624(其可以是PMOS晶体管)的源极的漏极。晶体管622的源极可以连接到电压源，例如，Vccp2。在一些实施例中，如上所讨论的，Vccp2的值可以高于有效字线电压，所述有效字线电压可以是例如Vccp(或例如，Vcc或另一个高压源)。晶体管624的漏极可以连接到晶体管626(其可以是NMOS晶体管)的漏极。如图6所示，晶体管624和626的经过互连的漏极耦接到PH信号线。晶体管626的源极耦接到晶体管628(其可以是NMOS晶体管)的漏极。晶体管628的源极可以耦接到晶体管630(其可以是NMOS晶体管)的漏极。晶体管630的源极耦接到电压源，例如，Vnwl(或例如，Vss或另一个低压源)。另外，晶体管632(其可以是例如NMOS晶体管)与晶体管630并联安置。因此，晶体管632的源极可以连接到与晶体管630的电压源相同的电压源，例如，Vnwl(或例如，Vss或另一个低压源)，并且晶体管632的漏极可以连接到晶体管628的源极。电路620还可以包含电平移位器640，所述电平移位器从电路610接收PHF信号。在一些实施例中，电平移位器640使PHF信号的高压电平移位。例如，如果来自电路610的PHF信号处于Vccp(其可以是例如3.2伏)，则电平移位器640输出值更高的栅极驱动信号642，例如，Vccp2。

如图6所示，晶体管622和630的栅极接收定时控制信号R2ACF。当定时信号R2ACF为高时，晶体管622截止以将PH信号线与高压源(例如，Vccp2)隔离，并且晶体管630导通以通过稳定电路625将PH信号线下拉到低压源Vnwl的值(或例如，Vss或另一个低压源)。如上所讨论，稳定电路625可以包含两个串联连接的连续选通的晶体管626和628。连续选通的晶体管626和628连接在PH信号线与晶体管630和632的漏极之间。因为晶体管626和628总是导通，所以当晶体管630或晶体管632导通时，PH信号线的电压被下拉到Vnwl(或例如，Vss或另一个低压源)。晶体管626的栅极可以连接到可以提供1.5伏到4.7伏范围内的电压的高压源(例如，Vccp2、Vccp、Vcc或另一个高压源)，并且晶体管628的栅极连接到可以提供1.5伏到4.7伏范围内的电压的高压源(例如，Vccp2、Vccp、Vcc或另一个高压源)。在一些实施例中，晶体管626的栅极连接到电压源，所述电压源的电压高于晶体管628的栅极的电压。例如，晶体管626的栅极可以连接到Vccp2并且晶体管628的栅极可以连接到Vccp或Vcc。在一些实施例中，晶体管628的栅极连接到电压源，所述电压源的电压(例如，Vccp2)高于晶体管626的栅极的电压(例如，Vccp、Vcc)。在一些实施例中，晶体管626的栅极连接到电压源，所述电压源与晶体管628的栅极处于同一电压电平。NMOS晶体管626和628通过为流过晶体管630和/或晶体管632的泄漏电流提供电阻路径以在一个或两个晶体管630和632截止时在泄漏电流路径中产生电压降来为FXD 600电路提供更高的可靠性。

当定时信号R2ACF为低时，晶体管630截止以将PH信号线与低压源Vnwl(或例如，Vss或另一个低压源)隔离，并且晶体管622导通以将高压源(例如，Vccp2)连接到晶体管624。定时信号R2ACF为低时的PH信号线的值基于由晶体管624和632的栅极接收的输出栅极驱动信号642。当PHF信号为高(例如，Vccp、Vcc等)时，晶体管624截止并且晶体管632导通。在晶体管632导通的情况下，因为晶体管626和628导通，所以PH信号线的电压被拉到低压源Vnwl(或例如，Vss或另一个低压源)。当PHF信号为低时(例如，处于Vnwl、Vss或另一个低压值)，晶体管632截止并且晶体管624导通。在R2ACF为低并且晶体管622导通的情况下，PH信号线被上拉到高压源(例如，Vccp2)。从FXD600输出PH相位信号以激活合适的一或多个SWD的局部字线WL。表3提供了FXD 600的逻辑表(“--”表示所述输入信号的值H或L与输出值无关)。

表3

在一些实施例中，表3中的行1A和1B可以对应于图5B中的T0之前和T4之后的时间段。在这些时段期间，对应的SWD(例如，SWD 510、520、530或540)处于预充电状态或待机状态。行2可以对应于T0与T3之间的时间段。在此时间段期间，对应的SWD(例如，SWD 510、520、530或540)处于有效/中间电压状态，并且如上所讨论的，局部字线WL(例如，WL0、WL1、WL2或WL3)跟随相应全局字线GR(例如，GR0、GR1、GR2或GR3)上的电压。如果由于任何原因期望延迟在PH0进入低状态后将PHF0设置为高状态，则行3可以对应于PHF信号和PH信号两者均为低的时间。

图7是展示了用于管理SWD的操作的示例方法700的流程图。方法700可以由处理逻辑执行，所述处理逻辑可以包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微代码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法700由处理器116和/或存储器装置100外部和/或内部的另一或多个处理器执行。尽管以特定序列或顺序示出，但除非另有说明，否则可以修改过程的顺序。因此，所示实施例应被理解为只是实例，并且所示过程可以以不同的顺序执行，并且一些过程可以并行地执行。另外，在各个实施例中可以省略一或多个过程。因此，并非在每一个实施例中都需要所有过程。其它过程流是可能的。

在框710处，处理装置(例如，处理器116和/或另一个处理器)在存储器装置中生成第一相位信号和第二相位信号。在一些实施例中，如上所讨论的，第一相位信号可以是PH相位信号并且第二相位信号可以是PHF相位信，所述PH相位信号和PHF相位信号由FX相位驱动器电路(例如，FXD 600)生成。在框720处，处理装置(例如，处理器116和/或另一个处理器)通过在全局字线信号进入有效状态之前将第一相位信号设置为处于第一值来驱动存储器装置的局部字线跟随全局字线信号。例如，局部字线可以是由SWD生成的局部字线WL(例如，WL0到WLn)并且全局字线可以是由MWD生成的全局字线GR(例如，GR0到GRn)。可以使SWD中的晶体管(例如，SWD 510中的晶体管512)导通，使得局部字线WL(例如，WL0)跟随全局字线GR(例如，GR0)，如上所讨论的。如图5B所示，在全局字线(例如，GR0)进入有效状态(例如，Vccp)之前，PH相位信号(例如，PH0)被设置为高状态(例如，Vccp2)。

在框730处，处理装置(例如，处理器116和/或另一个处理器)通过仅在全局字线信号已经进入预充电状态之后才将第一相位信号设置为处于第二值来将局部字线与全局字线信号隔离。例如，局部字线可以是由SWD生成的局部字线WL(例如，WL0到WLn)并且全局字线可以是由MWD生成的全局字线GR(例如，GR0到GRn)。可以使SWD中的晶体管(例如，SWD 510中的晶体管512)截止，使得局部字线WL(例如，WL0)与全局字线GR(例如，GR0)隔离，如上所讨论的。如图5B所示，仅在全局字线(例如，GR0)进入预充电状态(例如，Vnwl)之后，PH相位信号(例如，PH0)才被设置为低状态(例如，Vnwl)。

尽管参照所公开的实施例描述了本发明，但是本领域的技术人员应当认识到，在不脱离本发明的情况下可以在形式和细节上进行更改。例如，尽管已经关于NMOS晶体管是SWD中使用的唯一晶体管解释了示例性实施例，但是应当理解，在其它实施例中，PMOS晶体管可以代替NMOS实施例，并且反之亦然，在这种情况下，存储器单元阵列和SWD可以在n型衬底而不是p型衬底中制造。此类修改完全处于本领域的普通技术人员的能力范围内。因此，除所附权利要求进行的限制之外，本发明不受限制。

对本发明技术的实施例的以上详细描述不旨在是详尽的或将本发明技术限制于以上所公开的确切形式。尽管出于说明性目的描述了本发明技术的具体实施例和实例，但是如相关领域的普通技术人员将会认识到的，在本发明技术的范围内，各种等效修改是可能的。例如，尽管步骤以给定顺序呈现，但是替代性实施例可以以不同顺序执行步骤。还可以将本文所描述的各个实施例进行组合以提供另外的实施例。

根据前述内容，将理解的是，在本文中已经出于说明性目的描述了本发明技术的特定实施例，但是尚未详细示出或描述众所周知的结构和功能，以避免不必要地使本发明技术的实施例的描述不清楚。在上下文允许的情况下，单数术语或复数术语还可以分别包含复数术语或单数术语。此外，在参考两个或两个以上的项的列表时，除非词语“或”被明确限制为仅指代单个项而不包含其它项，否则在此类列表中使用“或”应被解释为包含(a)列表中的任何单个项、(b)列表中的所有项或者(c)列表中的项的任何组合。另外，术语“包括”、“包含”、“具有(having)”和“具有(with)”在全文中用于表示至少包含一或多个所陈述特征，使得不排除任何更大数量的同一特征和/或另外类型的其它特征。

处理装置(例如，处理器116和/或另一个处理器/控制器)表示一或多个通用处理装置，如微处理器、中央处理单元等。更具体地，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器或实施指令集的组合的处理器。处理装置(例如，控制器190、控制器140和/或另一个控制器)还可以是一或多个专用处理装置，如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置(例如，控制器190/控制器140和/或另一个控制器)被配置成执行用于执行本文讨论的操作和步骤的指令。

机器可读存储媒体(也称为计算机可读媒体)存储有使本文所述的方法或功能中的任何一或多个方法或功能具体化的一或多组指令或软件。机器可读存储媒体可以是例如存储器装置100或另一个存储器装置。术语“机器可读存储媒体”应被认为包含存储所述一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码由机器执行且使机器执行本公开的方法中的任何一或多种方法的一组指令的任何媒体。因此，术语“机器可读存储媒体”应被认为包含但不局限于固态存储器、光学媒体和磁性媒体。

已经以对计算机存储器内的数据位的操作的算法和符号表示的形式呈现了前面详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用来向本领域的其它技术人员最有效地传递其工作实质的方式。算法在此处并且通常被认为是产生期望结果的操作的自相一致序列。所述操作是需要对物理量进行物理操纵的操作。通常但不一定，这些量采用能够被存储、组合、比较和以其它方式操纵的电或磁信号的形式。已经证明，主要出于通用的原因，有时将这些信号称为比特、值、元素、符号、字符、术语、数字等是便利的。

然而，应当记住，所有这些术语和类似术语应当与合适的物理量相关联，并且仅仅是应用于这些量的方便标记。本公开可以涉及计算机系统或类似的电子计算装置的动作和过程，所述计算机系统或类似的电子计算装置对在计算机系统的寄存器和存储器内表示为物理(电子)量的数据进行操作，并将其转换为在计算机系统的存储器或寄存器或其它此类信息存储系统内以类似方式表示为物理量的其它数据。

本公开还涉及用于执行本文的操作的设备。这种设备可以被专门构造用于所需目的，或者其可以包括通过计算机中存储的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可以存储在计算机可读存储媒体中，如但不限于任何类型的磁盘，包含各自耦接到计算机系统总线的软盘、光盘、CD-ROM和磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或者适于存储电子指令的任何类型的媒体。

本文所呈现的算法和显示并非固有地与任何特定计算机或其它设备相关。各种通用系统可以与根据本文的教导的程序一起使用，或者可以证明，构造用于执行所述方法的更具专用性的设备是方便的。用于各种这些系统的结构将如以下的描述中阐述那样显现。另外，本公开的描述不参照任何特定的编程语言。应理解，可以使用各种编程语言来实施如本文描述的公开内容的教导。

本公开可以以计算机程序产品或软件的形式提供，所述计算机程序产品或软件可以包含具有存储于其上的指令的机器可读媒体，所述指令可以用于对计算机系统(或其它电子装置)进行编程以执行根据本公开的过程。机器可读媒体包含用于以机器(例如，计算机)可读形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、闪存装置等。

还应当理解，可以在不偏离本公开的情况下进行各种修改。例如，本领域的普通技术人员将理解，本发明技术的各种组件可以进一步划分为子组件，或者可以组合和集成本发明技术的各种组件和功能。另外，在特定实施例的上下文中描述的本发明技术的某些方面还可以在其它实施例中进行组合或省略。另外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但是其它实施例也可以展现出此类优点并且并非所有的实施例都必需展现出此类优点才能落入本发明技术的范围内。因此，本公开和相关联技术可以涵盖未明确示出或描述的其它实施例。