阅读说明：本技术 用于hemt器件的侧壁钝化 (Sidewall passivation for HEMT devices ) 是由 邱汉钦 陈祈铭 蔡正原 姚福伟 于 2015-04-29 设计创作，主要内容包括：本发明的一些实施例涉及包括布置在半导体衬底上方的异质结结构的高电子迁移率晶体管(HEMT)。异质结结构包括用作e-HEMT的沟道区的由第一III-氮化物材料制成的二元III/V半导体层以及用作阻挡层的布置在二元III/V半导体层上方并且由第二III-氮化物材料制成的三元III/V半导体层。源极区和漏极区布置在三元III/V半导体层上方并且彼此横向间隔开。栅极结构布置在异质结结构上方并且布置在源极区和漏极区之间。栅极结构由第三III-氮化物材料制成。第一钝化层设置在栅极结构的侧壁周围并且由第四III-氮化物材料制成。本发明的实施例还涉及用于HEMT器件的侧壁钝化。(Some embodiments of the invention relate to a High Electron Mobility Transistor (HEMT) including a heterojunction structure disposed above a semiconductor substrate. The heterojunction structure includes a binary III/V semiconductor layer made of a first III-nitride material that serves as a channel region of the e-HEMT and a ternary III/V semiconductor layer disposed over the binary III/V semiconductor layer and made of a second III-nitride material that serves as a barrier layer. The source and drain regions are disposed over the ternary III/V semiconductor layer and are laterally spaced apart from each other. A gate structure is disposed over the heterojunction structure and between the source region and the drain region. The gate structure is made of a third III-nitride material. The first passivation layer is disposed around sidewalls of the gate structure and is made of a fourth ill-nitride material. Embodiments of the invention also relate to sidewall passivation for HEMT devices.)

用于HEMT器件的侧壁钝化

本申请是2015年04月29日提交的标题为“用于HEMT器件的侧壁钝化”、专利申请号为201510212686.5的分案申请。

技术领域

本发明的实施例涉及集成电路器件，更具体地，涉及用于HEMT器件的侧壁钝化。

背景技术

高电子迁移率晶体管(HEMT)也称为异质结构FET(HFET)或调制掺杂的FET(MODFET)，是一种类型的场效应晶体管。鉴于传统的n型MOSFET包括布置在将n型源极/漏极区分隔开的p型掺杂的沟道区上方的栅电极，例如，HEMT器件将异质结用作沟道，而不是将掺杂区用作沟道。该异质结由界面限定，在该界面处，具有不同带隙的两种材料彼此接触。III-N(三氮化物)器件是一种类型的HEMT，其中，异质结由III族材料(例如，Al、Ga、In)和氮化物(N)材料组成。这些III-N器件示出了在高功率和高频率应用中的非常有前途的性能。例如，可以在诸如用于手机基站的发射器、直播卫星(DBS)接收器、电子对抗系统等的高功率-高频率应用中使用III-N器件。

发明内容

本发明的实施例提供了一种高电子迁移率晶体管(HEMT)，包括：异质结结构，布置在半导体衬底上方，所述异质结结构包括：用作所述HEMT的沟道区的由第一III-氮化物材料制成的二元III/V半导体层以及用作阻挡层的布置在所述二元III/V半导体层上方并且由第二III-氮化物材料制成的三元III/V半导体层；源极区和漏极区，布置在所述三元III/V半导体层上方并且彼此横向间隔开；栅极结构，布置在所述异质结结构上方并且布置在所述源极区和所述漏极区之间，其中，所述栅极结构由第三III-氮化物材料制成；以及第一钝化层，设置在所述栅极结构的侧壁周围并且由第四III-氮化物材料制成。

根据本发明的另一实施例，提供了一种在衬底上形成增强模式、高电子迁移率晶体管(e-HEMT)的方法，包括：在所述衬底上方形成二元III-氮化物沟道层；在所述二元III-氮化物沟道层上方形成三元III-氮化物阻挡层，其中，所述三元III-氮化物阻挡层在异质结界面处与所述二元III-氮化物沟道层接触；在所述三元III-氮化物阻挡层上方形成二元III-氮化物栅极层，并且以供体或受体杂质掺杂所述二元III-氮化物栅极层；去除掺杂的二元III-氮化物栅极层的选择部分以形成具有栅极上表面和栅极外侧壁的图案化的掺杂的二元III-氮化物栅极结构，并且使得所述三元III-氮化物阻挡层的上表面区暴露；以及在所述三元III-氮化物阻挡层的栅极上表面、栅极外侧壁和暴露的上表面区上方形成第一共形钝化层。

根据本发明的又一实施例，提供了一种形成在衬底上的增强模式高电子迁移率晶体管(HEMT)，包括：AlN缓冲层，位于所述衬底上方；AlGaN缓冲层，位于所述AlN缓冲层上方；GaN沟道层，位于所述AlGaN缓冲层上方；AlGaN阻挡层，位于所述GaN沟道层上方；GaN栅极结构，位于所述AlGaN阻挡层上方，其中，所述GaN栅极结构掺杂有受体或供体杂质并且具有栅极结构上表面和栅极结构外侧壁；以及AlN或BN共形钝化层，位于所述栅极结构上表面上方并且邻接所述栅极结构外侧壁。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据本发明的一些实施例的HEMT器件的截面图的一些实施例。

图2示出了根据本发明的一些实施例的制造e-HEMT器件的方法的流程图。

图3至图11示出了根据本发明的一些实施例的一系列的截面图，这些截面图共同示出制造HEMT器件的方法。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。

HEMT器件将具有不同带隙的两种材料之间的异质结用作沟道。例如，在一些III-NHEMT器件中，宽带隙AlGaN层可以与窄带隙GaN层形成异质结。这两种材料的晶格常数通常稍微不同。这些类型的材料的晶格结构的差异产生应变，该应变可以导致压电引起的极化并且在异质结界面处形成能带弯曲。例如，GaN HEMT通常具有导致其以常开(耗尽模式)状态运行的强表面极化。为了克服表面极化以及控制增强模式器件中的电荷载流子的流动，可以在AlGaN层的顶部上直接形成具有高功函数的p-GaN材料的栅极。

然而，具有作为肖特基势垒的AlGaN/GaN和作为控制栅极的p-GaN栅极的GaN HEMT导致大的栅极泄漏。此外，为了形成增强模式器件结构，很多III-N表面经受工艺引起的陷阱或损坏。这些陷阱或损坏主要导致使器件性能退化的栅极泄漏或器件泄漏电流。为了试图限制陷阱的数量(以及从而改进器件性能)，本发明阐述了在III-N表面(例如，p-GaN的侧壁)上形成钝化层的技术。该钝化层终止并且钝化栅极侧壁表面的表面上的悬空键以限制界面陷阱的数量并且从而有助于改进器件性能。因此，可以通过引入这种钝化层来减小栅极泄漏。

图1示出了根据本发明的HEMT器件100的截面图的一些实施例。HEMT器件100包括布置在半导体衬底104上方的异质结结构102。异质结结构102由二元III/V半导体层106和布置在二元III/V半导体层106上方的三元III/V半导体层108组成。二元III/V半导体层106由第一III-氮化物材料制成并且用作e-HEMT的沟道区。三元III/V半导体层108由第二III-氮化物层制成并且用作有点类似于用于传统的MOSFET的栅极电介质的阻挡层。在一些实施例中，二元III/V半导体层106由氮化镓(GaN)制成，并且三元III/V半导体层108由氮化铝镓(Al_xGa_1-xN，其中，0<x<1)制成。

可以在异质结构102和衬底104之间布置一个或多个缓冲层110。这些缓冲层110可以帮助逐渐地将应变分布在它们的厚度上方，其中，应变是由衬底104和二元III/V层106之间的晶格失配引起的。通过分布应变，这些缓冲层110在一些方面来说可以帮助避免形成陷阱。示出的缓冲层110包括邻接二元III/V层106的最上缓冲层112以及位于最上缓冲层112和衬底104之间的下缓冲层114。在一些实施例中，最上缓冲层112可以由AlGaN制成，并且下缓冲层114可以由AlN制成。在其他实施例中，在异质结构102和衬底104之间可以包括两个以上的缓冲层。

导电的源极区116和漏极区118布置在三元III/V半导体层108上方并且彼此横向地间隔开。导电的源极区116和漏极区118具有邻接三元III/V半导体层108并且欧姆连接至三元III/V半导体层108的相应的下部区。在一些实施例中，源极区116/漏极区118直接位于三元III/V半导体层108上并且邻接三元III/V半导体层108，并且与二元III/V半导体层106间隔开。然而，在其他实施例中，源极区116/漏极区118延伸穿过三元III/V半导体层108并且邻接二元III/V半导体层106。

栅极结构120布置在异质结结构102上方并且横向布置在导电的源极区116和漏极区118之间。栅极结构120由第三III-氮化物材料制成。例如，在一些实施例中，栅极结构120可以由GaN制成，该GaN已经掺杂有供体杂质以形成n型栅极结构或者已经掺杂有受体杂质以形成p型栅极结构。这些掺杂剂有助于使产生的HEMT器件100以与耗尽模式相反的增强模式运行。

在栅极结构侧壁120A、120B周围以及栅极结构上表面120C上方设置第一共形钝化层122。第一共形钝化层122也设置在三元III/V半导体层108的上表面108A上方。在一些实施例中，可以由氮化铝(AlN)或氮化硼(BN)制成的该第一共形钝化层122可以是高质量的薄膜以防止来自栅极结构120的电流泄漏。因此，在一些实施例中，通过原子层沉积(ALD)技术生长第一共形钝化层122，ALD技术虽然费时，但是产生非常高质量的膜。在一些实施例中，第一共形钝化层122可以具有在约5埃和约500埃之间的厚度。除了提供高质量的膜之外，ALD技术是有利的，因为它们可以在相对较低的温度下实施，例如，在200℃和500℃之间，这帮助限制热预算问题，以及因为与PVD相比，ALD技术提供良好的台阶覆盖。

在第一共形钝化层122上方设置第二共形钝化层124。该第二共形钝化层124可以在处理期间帮助保护第一共形钝化层122。在一些实施例中，该第二共形钝化层124可以由氮化物(例如，SiN)或氧化物(例如，SiO₂)制成。第二共形钝化层124的厚度可以大于第一共形钝化层122的厚度，并且第二共形钝化层124可以通过与用于形成第一共形钝化层122的技术不同的技术形成。例如，在一些实施例中，第二共形钝化层124可以具有约50纳米至约500纳米的厚度。此外，例如，在一些实施例中，可以通过化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)或物理汽相沉积(PVD)形成第二共形钝化层124。

导电的源极区116/漏极区118向下延伸穿过第一钝化层122和第二钝化层124以欧姆连接至三元III/V半导体层108。例如，导电的源极区116/漏极区118可以是诸如铜、铝、钨、镍、铁、钴、银、金或铂的金属。

共形介电覆盖层126位于导电的源极区116/漏极区118上面。例如，在一些实施例中，该共形介电覆盖层126是氮化物(例如，SiN)或氧化物(例如，SiO₂)。在一些实施例中，共形介电覆盖层126的厚度大于或等于第二共形钝化层124的厚度。

金属电极衬垫或金属电极接触件128向下延伸穿过介电覆盖层126并且穿过第一钝化层122和第二钝化层124以与栅极结构120形成欧姆连接。在一些实施例中，通过PVD或CVD形成金属电极衬垫或金属电极接触件128。金属电极衬垫或金属电极接触件128可以在与栅极结构120的上表面区欧姆接触之前沿着覆盖层126的侧壁以及第一钝化层122和第二钝化层124的侧壁向下延伸。

由于二元III/V层106和三元III-V层108之间的带隙的差异，在层106、108之间的界面处建立二维电子气(2DEG)形式的高度移动的电荷载流子。因此，在运行期间，施加至栅电极120的电压控制可以从源极116穿过层106中的沟道区流至漏极118(或反之亦然)的载流子(例如，2DEG)的数量。因此，可以通过在栅电极120的帮助下控制2DEG来控制HEMT 100是导电状态还是电阻状态。在许多情况下，HEMT器件100是增强模式器件，其通过通常处于非导电状态(常关)而类似于硅MOSFET器件运行。由于106/108之间的异质结界面的性质以及HEMT中的该异质结界面处的2DEG的形成，因此在III-N材料系统中形成的这种器件趋于是常开的或即为耗尽模式器件。AlGaN/GaN层的界面处的2DEG的高电子迁移率允许诸如HEMT器件的III-N器件在不施加栅极电位的情况下导电。

在关闭状态下，传统的增强模式HEMT(e-HEMT)器件可能出现来自它们的栅极结构的电流泄漏。在一些情况下，钝化层122可以帮助限制该电流泄漏约一个数量级。

图2示出了根据本发明的一些实施例的制造HEMT器件的方法的一些实施例的流程图。虽然下面将方法示出和描述为一系列的步骤或事件，但是将理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序进行和/或与除了本文中示出和/或描述的那些之外的其他步骤或事件同时进行。此外，可能不是所有示出的步骤对于实现本文的描述的一个或多个方面或实施例都是必需的。此外，可以在一个或多个单独的步骤和/或阶段中实施本文中示出的一个或多个步骤。

在步骤202中，在衬底上方形成由第一III-氮化物材料制成的第一缓冲层。在步骤204中，在第一缓冲层上方形成第二缓冲层，其中，第二缓冲层由与第一III-氮化物材料不同的第二III-氮化物材料制成。在步骤206中，在第二缓冲层上方形成二元III-氮化物沟道层。在步骤208中，在二元III-氮化物沟道层上方形成三元III-氮化物阻挡层。三元III-氮化物阻挡层在异质结界面处与二元III-氮化物沟道层接触。在步骤210中，在三元III-氮化物阻挡层上方形成二元III-氮化物栅极层，并且二元III-氮化物栅极层掺杂有供体或受体杂质。在步骤212中，去除掺杂的二元III-氮化物栅极层的选择的部分以形成具有栅极上表面和栅极外侧壁的图案化的掺杂的二元III-氮化物栅极结构。这些选择的部分的去除使得三元III-氮化物阻挡层的上表面区暴露。在步骤214中，在三元III-氮化物阻挡层的栅极上表面、栅极外侧壁和暴露的上表面区上方形成第一共形钝化层。该第一共形钝化层可以有助于减少栅极侧壁陷阱，并且因此在器件的运行期间帮助限制来自栅极结构的电流泄漏。

现在转至图3至图11，可以看到根据一些实施例的一系列的截面图，这些截面图共同示出HEMT器件的形成。将理解，虽然在这些截面图中公开了具体的结构部件，但是这些具体的结构部件不是在所有实施方式中都是必需的。

图3与由图2的参考标号202至210形成的结构的一些实施例一致。图3的结构包括可以采用各种不同形式的衬底302。在一些实施例中，衬底302是硅衬底、碳化硅(SiC)衬底或蓝宝石衬底。然后，例如通过外延生长技术在衬底302上方形成第一缓冲层304，在一些情况下，第一缓冲层304可以称为下缓冲层。在一些情况下，第一缓冲层304是氮化铝(AlN)层。然后，例如通过外延生长技术在第一缓冲层304上方形成第二缓冲层306，在一些情况下，第二缓冲层306可以称为最上缓冲层。在一些情况下，第二缓冲层306是AlGaN层。然后，例如通过外延生长技术在第二缓冲层306上方形成二元III-氮化物沟道层308。在一些情况下，二元III-氮化物沟道层308是GaN层。例如通过外延生长技术在二元III-氮化物沟道层308上方形成三元III-氮化物阻挡层310。在一些实施例中，三元III-氮化物阻挡层310是Al_xGa_{1- x}N层，其中，0<x<1。例如通过外延生长技术在三元III-氮化物阻挡层310上方形成二元III-氮化物栅极层312，并且以供体或受体杂质掺杂二元III-氮化物栅极层312。在一些实施例中，二元III-氮化物栅极层312是n型或p型GaN层。

在图4中，在二元III-氮化物栅极层上方形成并且图案化栅极结构掩模层。栅极结构掩模层可以是光刻胶层、诸如氮化物层的硬掩模层和/或其他单独的层或层的组合。在图案化的栅极结构掩模402位于适当的位置的情况下，实施蚀刻以选择性地去除二元III-氮化物栅极层312的暴露部分，从而留下其上方具有栅极结构掩模402的栅极结构312’。然后去除图案化的栅极结构掩模402。

在图5中，通过原子层沉积(ALD)形成第一共形钝化层502。在一些实施例中，第一共形钝化层502是AlN或BN并且沉积为具有在约5埃和500埃之间的厚度。为了限制栅极侧壁陷阱，第一共形钝化层502直接邻接栅电极312’的侧壁和上表面。

在图6中，在第一共形钝化层502上方形成第二共形钝化层602以在处理期间保护第一共形钝化层502。在一些实施例中，第二共形钝化层是诸如例如SiN的氮化物或诸如例如SiO₂的氧化物。在一些实施例中，通过与形成第一共形钝化层502不同的技术形成第二共形钝化层602。例如，可以通过具有比ALD的沉积速率更快的沉积速率的CVD、PECVD或PVD形成第二共形钝化层602以将工艺生产量保持在良好水平。为了帮助保护第一共形钝化层502，第二钝化层602的厚度可以在约50nm和约500nm的范围内。

在图7中，已经在第二共形钝化层上方形成源极/漏极掩模700。在源极/漏极掩模700位于适当的位置的情况下，实施诸如例如干蚀刻的蚀刻以形成源极/漏极开口702，源极/漏极开口702延伸穿过第一共形钝化层502和第二共形钝化层602并且终止于三元III-氮化物阻挡层310上。可以在该蚀刻期间去除/消耗三元III-氮化物阻挡层310的一些部分，并且其他部分可以留在位于三元III-氮化物阻挡层310之上的源极/漏极开口702的下方。在图8中，去除源极/漏极掩模700，并且以诸如金属的导电材料填充源极/漏极开口。初始形成的金属延伸在第二共形钝化层的整个暴露表面上方。随后，在源极/漏极区上方形成诸如光刻胶掩模的掩模(未示出)，并且进行诸如干蚀刻的蚀刻以形成示出的导电的源极/漏极区802。

在图9中，形成共形介电覆盖层902。在一些实施例中，共形介电覆盖层是诸如例如SiN的氮化物或者诸如例如SiO₂的氧化物。

在图10中，在介电覆盖层上方形成栅电极掩模1000。在栅电极掩模位于适当的位置的情况下，实施诸如干蚀刻的蚀刻以形成栅电极开口1002。栅电极开口延伸穿过介电覆盖层、第一共形钝化层和第二共形钝化层。栅电极开口终止于图案化的掺杂的二元III-氮化物栅极结构上。

在图11中，在栅电极开口中形成导电栅电极衬垫1100。在一些实施例中，通过PVD或CVD沉积导电栅电极衬垫。例如，导电栅电极层可以包括诸如铝、铜、钨或镍的金属或者例如可以包括诸如掺杂的多晶硅的其他导电材料。

从上述可以理解，本发明阐述了在栅电极的侧壁上方形成钝化层以限制界面陷阱的技术。该钝化层终止并且钝化栅极侧壁表面的表面上的悬空键以限制界面陷阱的数量并且有助于改进器件性能。具体地，该钝化层减小栅极泄漏电流。

因此，本发明的一些实施例涉及包括布置在半导体衬底上方的异质结结构的高电子迁移率晶体管(HEMT)。异质结结构包括用作e-HEMT的沟道区的由第一III-氮化物材料制成的二元III/V半导体层以及用作阻挡层的布置在二元III/V半导体层上方并且由第二III-氮化物材料制成的三元III/V半导体层。源极区和漏极区布置在三元III/V半导体层上方并且彼此横向间隔开。栅极结构布置在异质结结构上方并且布置在源极区和漏极区之间。栅极结构由第三III-氮化物材料制成。第一共形钝化层设置在栅极结构的侧壁周围并且由第四III-氮化物材料制成。

在上述HEMT中，其中，所述栅极结构的所述第三III-氮化物材料是二元III/V半导体材料并且具有与所述第一III-氮化物材料相同的二元半导体组分，并且所述第一钝化层的所述第四III-氮化物材料是二元III/V半导体材料并且具有与所述第一III-氮化物材料和所述第二III-氮化物材料不同的二元半导体组分。

在上述HEMT中，其中，所述栅极结构是掺杂的n型或掺杂的p型栅极结构，并且其中，所述二元III/V半导体层是固有的半导体材料。

在上述HEMT中，其中，所述第一钝化层是共形的并且具有在5埃和500埃之间的厚度。

在上述HEMT中，还包括：第二钝化层，具有50nm至500nm的厚度并且共形地覆盖所述第一钝化层，其中，所述第二钝化层的材料组分与所述第一钝化层的材料组分不同。

在上述HEMT中，还包括：一个或多个缓冲层，位于所述二元III/V半导体层下方，其中，最上缓冲层由所述第二III-氮化物材料制成，并且其中，位于所述最上缓冲层下方的下缓冲层由所述第一III-氮化物材料制成。

在上述HEMT中，还包括：一个或多个缓冲层，位于所述二元III/V半导体层下方，其中，最上缓冲层由所述第二III-氮化物材料制成，并且其中，位于所述最上缓冲层下方的下缓冲层由所述第一III-氮化物材料制成，其中，所述第一钝化层由与所述下缓冲层相同的材料制成。

在上述HEMT中，还包括：一个或多个缓冲层，位于所述二元III/V半导体层下方，其中，最上缓冲层由所述第二III-氮化物材料制成，并且其中，位于所述最上缓冲层下方的下缓冲层由所述第一III-氮化物材料制成，其中，所述第一钝化层由与所述下缓冲层相同的材料制成，其中，所述二元III/V半导体层的所述第一III-氮化物材料是GaN；所述三元III/V半导体层的所述第二III-氮化物材料是Al_xGa_1-xN；所述栅极结构的所述第三III-氮化物材料是n型GaN或p型GaN；以及所述第一钝化层的所述第四III-氮化物材料是AlN或BN。

在上述HEMT中，还包括：第二钝化层，共形地设置在所述第一钝化层上方，并且具有第二厚度，所述第二厚度大于所述第一钝化层的第一厚度；覆盖层，共形地设置在所述第二钝化层的上表面区上方；以及金属栅电极，包括位于所述覆盖层的上表面区上面的边缘，并且包括内侧壁，所述内侧壁沿着开口的侧壁向下延伸穿过所述覆盖层、穿过所述第二钝化层并且穿过所述第一钝化层以与所述栅极结构的上表面直接电连接。

本发明的其他实施例涉及一种在衬底上形成增强模式、高电子迁移率晶体管(e-HEMT)的方法。在该方法中，在衬底上方形成二元III-氮化物沟道层。在二元III-氮化物沟道层上方形成三元III-氮化物阻挡层。三元III-氮化物阻挡层在异质结界面处与二元III-氮化物沟道层接触。在三元III-氮化物阻挡层上方形成二元III-氮化物栅极层，并且以供体或受体杂质掺杂二元III-氮化物栅极层。去除掺杂的二元III-氮化物栅极层的选择部分以形成具有栅极上表面和栅极外侧壁的图案化的掺杂的二元III-氮化物栅极结构。去除栅极层的选择部分使得三元III-氮化物阻挡层的上表面区暴露。在三元III-氮化物阻挡层的栅极上表面上方、栅极外侧壁上方和暴露的上表面区上方形成第一共形钝化层。

在上述方法中，其中，通过原子层沉积(ALD)形成所述第一共形钝化层。

在上述方法中，还包括：在所述第一共形钝化层上方形成第二共形钝化层，其中，通过与形成所述第一共形钝化层不同的技术形成所述第二共形钝化层。

在上述方法中，还包括：在所述第一共形钝化层上方形成第二共形钝化层，其中，通过与形成所述第一共形钝化层不同的技术形成所述第二共形钝化层，其中，所述第一共形钝化层通过ALD形成并且具有在约5埃和约500埃之间的厚度，并且其中，所述第二共形钝化层通过CVD、PECVD或PVD形成并且具有在约50nm和约500nm之间的厚度以在处理期间保护所述第一共形钝化层。

在上述方法中，还包括：在所述第一共形钝化层上方形成第二共形钝化层，其中，通过与形成所述第一共形钝化层不同的技术形成所述第二共形钝化层，其中，所述方法还包括：在所述第二共形钝化层上方形成源极/漏极掩模；在所述源极/漏极掩模位于适当的位置的情况下，实施蚀刻以形成源极/漏极开口，所述源极/漏极开口延伸穿过所述第一共形钝化层和所述第二共形钝化层并且终止于所述三元III-氮化物阻挡层上；以及以导电材料填充所述源极/漏极开口。

在上述方法中，还包括：在所述第一共形钝化层上方形成第二共形钝化层，其中，通过与形成所述第一共形钝化层不同的技术形成所述第二共形钝化层，其中，所述方法还包括：在所述第二共形钝化层上方形成源极/漏极掩模；在所述源极/漏极掩模位于适当的位置的情况下，实施蚀刻以形成源极/漏极开口，所述源极/漏极开口延伸穿过所述第一共形钝化层和所述第二共形钝化层并且终止于所述三元III-氮化物阻挡层上；以及以导电材料填充所述源极/漏极开口，所述方法还包括：图案化所述导电材料以形成源极/漏极导电主体；在所述源极/漏极导电主体上方形成介电覆盖层；在所述介电覆盖层上方形成栅电极掩模；在所述栅电极掩模位于适当的位置的情况下，实施蚀刻以形成延伸穿过所述介电覆盖层、所述第一共形钝化层和所述第二共形钝化层的栅电极开口，其中，所述栅电极开口终止于所述图案化的掺杂的二元III-氮化物栅极结构上；以及在所述栅电极开口中形成导电栅电极衬垫。

在上述方法中，还包括：在所述第一共形钝化层上方形成第二共形钝化层，其中，通过与形成所述第一共形钝化层不同的技术形成所述第二共形钝化层，其中，所述方法还包括：在所述第二共形钝化层上方形成源极/漏极掩模；在所述源极/漏极掩模位于适当的位置的情况下，实施蚀刻以形成源极/漏极开口，所述源极/漏极开口延伸穿过所述第一共形钝化层和所述第二共形钝化层并且终止于所述三元III-氮化物阻挡层上；以及以导电材料填充所述源极/漏极开口，所述方法还包括：图案化所述导电材料以形成源极/漏极导电主体；在所述源极/漏极导电主体上方形成介电覆盖层；在所述介电覆盖层上方形成栅电极掩模；在所述栅电极掩模位于适当的位置的情况下，实施蚀刻以形成延伸穿过所述介电覆盖层、所述第一共形钝化层和所述第二共形钝化层的栅电极开口，其中，所述栅电极开口终止于所述图案化的掺杂的二元III-氮化物栅极结构上；以及在所述栅电极开口中形成导电栅电极衬垫，其中，所述二元III-氮化物沟道层由GaN制成；所述三元III-氮化物阻挡层由Al_xGa_1-xN制成；所述图案化的掺杂的二元III-氮化物栅极结构是n型GaN或p型GaN；所述第一共形钝化层是AlN或BN；所述第二共形钝化层是SiO₂或SiN；以及所述介电覆盖层是SiN或SiO₂。

在上述方法中，还包括：在所述第一共形钝化层上方形成第二共形钝化层，其中，通过与形成所述第一共形钝化层不同的技术形成所述第二共形钝化层，其中，所述方法还包括：在所述衬底上方形成所述二元III-氮化物沟道层之前，形成第一缓冲层；以及在所述衬底上方形成所述二元III-氮化物沟道层之前，在所述第一缓冲层上方形成第二缓冲层。

在上述方法中，还包括：在所述第一共形钝化层上方形成第二共形钝化层，其中，通过与形成所述第一共形钝化层不同的技术形成所述第二共形钝化层，其中，所述方法还包括：在所述衬底上方形成所述二元III-氮化物沟道层之前，形成第一缓冲层；以及在所述衬底上方形成所述二元III-氮化物沟道层之前，在所述第一缓冲层上方形成第二缓冲层，其中，所述第一共形钝化层由与所述第一缓冲层相同的材料制成。

又其他实施例涉及形成在衬底上的高电子迁移率晶体管(HEMT)。HEMT包括位于衬底上方的AlN缓冲层。AlGaN缓冲层布置在AlN缓冲层上方。GaN沟道层布置在AlGaN缓冲层上方。AlGaN阻挡层布置在GaN沟道层上方。GaN栅极结构布置在AlGaN阻挡层上方。GaN栅极结构掺杂有受体或供体杂质并且具有栅极结构上表面和栅极结构外侧壁。AlN或BN共形钝化层布置在栅极结构上表面上方并且邻接栅极结构外侧壁。

在上述HEMT中，所述HEMT还包括：第二钝化层，具有50nm至500nm的厚度并且共形地覆盖所述AlN或BN共形钝化层，其中，所述第二钝化层的材料组分与所述AlN或BN共形钝化层的材料组分不同。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。