阅读说明：本技术 具有掺杂的外延区域的半导体器件及其制造方法 (Semiconductor device with doped epitaxial region and method of manufacturing the same ) 是由 A.S.默西 D.B.奥贝蒂内 T.加尼 A.J.派特 于 2010-11-29 设计创作，主要内容包括：本发明涉及一种具有掺杂的外延区域的半导体器件及其制造方法。本发明的实施例描述了半导体器件上的外延区域。在一个实施例中,通过循环的沉积-蚀刻工艺来在衬底上沉积所述外延区域。用外延帽层来回填在循环的沉积-蚀刻工艺期间在间隔体下方产生的空腔。所述外延区域和外延帽层改善了沟道区域的电子迁移率,减小了短沟道效应并降低了寄生电阻。(The present invention relates to a semiconductor device having a doped epitaxial region and a method of manufacturing the same. Embodiments of the present invention describe an epitaxial region on a semiconductor device. In one embodiment, the epitaxial region is deposited on the substrate by a cyclical deposition-etch process. The cavities created under the spacers during the cyclical deposition-etch process are backfilled with an epitaxial cap layer. The epitaxial region and epitaxial cap layer improve electron mobility in the channel region, reduce short channel effects and reduce parasitic resistance.)

具有掺杂的外延区域的半导体器件及其制造方法

本申请为分案申请，其原申请是于2012年6月21日(国际申请日为2010年11月29日)向中国专利局提交的专利申请，申请号为201080058687.4，发明名称为“具有掺杂的外延区域的半导体器件及其制造方法”。

技术领域

本发明涉及半导体处理领域，并且更具体地，涉及具有掺杂的外延区域的半导体器件及其制造方法。

背景技术

提高半导体器件、特别是晶体管的性能，始终是半导体工业中的主要考虑。例如，在金属氧化物半导体场效应晶体管(MOSFET)的设计和制造期间，共同的目标总是增加沟道区域的电子迁移率并减小寄生电阻以改善器件性能。

例如，改善器件性能的其它方法包括：通过对源极/漏极区域与沟道区域之间的区域进行掺杂来减小MOSFET的整体电阻，该区域被称为MOSFET的“尖端(tip)”或源极/漏极扩展区域。例如，将掺杂剂注入到源极/漏极区域中，并且退火步骤使掺杂剂向沟道区域扩散。但是，存在控制掺杂剂浓度和位置方面的限制。此外，注入和掺杂方法没有解决在尖端区域处的横向底切或寄生电阻的问题。

具体实施方式

描述了具有掺杂的外延区域的半导体器件及其制造方法。在以下描述中，为了提供对本发明的全面理解，阐述了大量具体细节。在其它实例中，为了避免不必要地使本发明难以理解，没有特别详细地描述公知的半导体处理技术和特征。

本发明的实施例描述了在半导体器件上形成外延区域的方法。在一个实施例中，外延区域是通过循环沉积-蚀刻工艺而沉积的原位碳和磷掺杂的硅(Si_y(C,P)_1-y)区域。由非常高掺杂磷的硅(Si_yP_1-y)外延帽层，来回填循环沉积-蚀刻工艺期间在间隔体下方产生的空腔。归因于由(Si_yP_1-y)外延帽层中非常高的磷掺杂提供的沟道区域处的增大的电子迁移率、减小的短沟道效应(归因于碳抑制了磷扩散)以及减小的寄生电阻的组合效应，在自对准的外延尖端(置位)(Epi Tip(SET))结构中的外延区域和帽层叠层的制造提供了显著的晶体管性能增益。

图1示出了根据本发明的一个实施例的半导体器件的截面图。半导体器件包括由诸如但不限于单晶硅的半导体材料制成的衬底200。在一个实施例中，衬底200是绝缘体上硅(SOI)衬底的硅膜，或者是包括硅、硅锗、锗、III-V族化合物半导体的多层衬底。

栅极电介质310形成在衬底200的沟道区域上。在一个实施例中，电介质层310由诸如但不限于氧化硅(例如，SiO₂)的任何公知的绝缘材料制成。在另一实施例中，电介质层310由介电常数基本上大于二氧化硅的介电常数(即k>3.9)的高k介电材料制成。高k介电材料的示例包括但不限于氧化钽(Ta₂O₅)、氧化钛(TiO₂)以及氧化铪(HfO₂)。

栅极电极320形成在栅极电介质310上。在一个实施例中，栅极电极由诸如但不限于多晶硅的任何公知的材料制成。在其它实施例中，栅极电极320由诸如但不限于铂、钨或钛的金属或金属合金材料制成。

在一个实施例中，硬掩模410形成在栅极电极320的顶部上。在一个实施例中，硬掩模410由诸如但不限于氮化硅或氮氧化硅的材料制成。间隔体420、440形成在栅极电极320的相对的侧壁上。在一个实施例中，间隔体420、440沿栅极电极320的整个侧壁宽度形成。间隔体420、440包括侧壁421、441以及底表面422、442。在一个实施例中，间隔体420、440由诸如但不限于氮化硅、二氧化硅或氮氧化硅的材料制成。

在本发明的实施例中，凹陷的源极界面220和凹陷的漏极界面230形成在衬底200上、栅极电极320的相对侧上。在一个实施例中，部分凹陷的源极界面220在间隔体420的底表面422下方以及部分栅极电极320下方横向延伸。类似地，部分凹陷的漏极界面230在间隔体440的底表面442下方以及部分栅极电极320下方横向延伸。

源极区域501形成在凹陷的源极界面220上。在本发明的实施例中，源极区域501包括形成在凹陷的源极界面220上的外延区域531。帽层541形成在外延区域531上。源极区域501包括源极外延-尖端区域503，源极外延-尖端区域503包括形成在间隔体420和栅极电介质310正下方的外延区域531和帽层541的部分。

漏极区域502形成在凹陷的漏极界面230上。在一个实施例中，漏极区域502包括形成在凹陷的漏极界面230上的外延区域532。帽层542形成在外延区域532上。漏极区域502包括漏极外延-尖端区域504，漏极外延-尖端区域504包括形成在间隔体440和栅极电介质310正下方的外延区域532和帽层542的部分。通过相对近地靠近沟道区域形成源极和漏极外延-尖端区域503、504，在沟道区域上引发了更大的流体静应力，从而导致了更高的电子迁移率并增大了驱动电流。

在本发明的实施例中，外延区域531、532包括掺杂有磷的硅和碳。在此情况下，图1中所示的半导体器件是具有自对准的外延尖端(置位)结构的NMOS平面或三栅极晶体管。在一个实施例中，外延区域531、532包括具有大约0.5原子％至4原子％的碳浓度和大约9E19cm^-3至3E21cm^-3的磷浓度的硅。在具体实施例中，外延区域531、532包括具有2.2原子％的碳浓度和2E20cm^-3的磷浓度的硅。在源极和漏极区域501、502的外延区域531、532中的替位碳(超过2原子％)在沟道区域上施加了流体静应力，这增大了电子迁移率。此外，替位碳抑制了在任何随后的热退火期间的任何磷扩散，从而减小了短沟道效应。

在本发明的实施例中，帽层541、542是包括掺杂有磷的硅的外延层。在一个实施例中，帽层541、542包括具有大约8E19cm^-3至3E21cm^-3的磷浓度的硅。在具体实施例中，帽层541、542包括具有2E21cm^-3的磷浓度的硅。帽层541、542中的高磷浓度水平减小了寄生电阻，特别是自对准多晶硅化物与源极/漏极区域501、502之间的接触电阻中的寄生电阻。

图2示出了类似于图1的半导体器件的截面图。衬底200是由{001}硅制成的，并且包括在{001}硅衬底200的{111}晶面中具有{111}面241的凹陷的源极界面240，以及在{001}硅衬底200的{111}晶面中具有{111}面251的凹陷的漏极界面250。{111}面241、251提供了耗尽层(depletion)中的减小的体积以及短沟道效应的相应的改善的控制。在一个实施例中，凹陷的源极和漏极界面240、250均在{001}硅衬底200的{010}晶面中还包括{010}面242、252，其中{010}面242、252在栅极电极320的正下方延伸。{010}面242、252有助于更精确地限定半导体器件的冶金(metallurgical)沟道长度并减小短沟道效应。

类似于图1，图2中所示的半导体器件包括源极区域501和漏极区域502，其均具有外延区域531、532以及帽层541、542。外延区域531、532和帽层541、542形成在包括它们的{111}面241、251和{010}面242、252的凹陷的源极和漏极界面240、250上。源极区域501包括源极外延-尖端区域505，源极外延-尖端区域505包括由间隔体420、栅极电介质310和{111}、{010}面241、242所围绕的外延区域531和帽层541的部分。漏极区域502包括漏极外延-尖端区域506，漏极外延-尖端区域506包括由间隔体440、栅极电介质310和{111}、{010}面251、252所围绕的外延区域532和帽层541的部分。相对近地靠近沟道区域形成源极和漏极外延-尖端区域505、506在沟道区域上引发了更大的流体静应力，从而增大了电子迁移率，这导致了更高的驱动电流。

图3示出了类似于图2的半导体器件的截面图。在一个实施例中，源极和漏极区域501、502均包括形成在凹陷的源极和漏极界面240、250上的外延层610、620，其中所述凹陷的源极和漏极界面240、250包括它们的{111}面241、251和{010}面242、252。

源极区域501包括源极外延-尖端区域611，源极外延-尖端区域611包括由间隔体420、栅极电介质310和{111}、{010}面241、242所围绕的外延层610的部分。漏极区域包括漏极外延-尖端区域621，漏极外延-尖端区域621包括由间隔体440、栅极电介质310和{111}、{010}面251、252所围绕的外延层610的部分。相对近地靠近沟道区域形成源极和漏极外延-尖端区域611、621在沟道区域上引发了更大的流体静应力，从而增大了电子迁移率，这导致了更高的驱动电流。

在本发明的实施例中，外延层610、620包括掺杂有磷的硅。在一个实施例中，外延层610、620包括具有大约8E19cm^-3至3E21cm^-3的磷浓度的硅。在具体实施例中，外延层610、620包括具有2E21cm^-3的磷浓度的硅。外延层610、620中的高磷浓度水平减小了寄生电阻，特别是自对准多晶硅化物与源极/漏极区域501、502之间的接触电阻中的寄生电阻。

图1、2和3示出了在平面晶体管中应用外延区域以增加沟道区域处的电子迁移率或减小源极/漏极区域处的接触电阻。能够理解，外延区域不限于平面晶体管，而是能够制造在诸如但不限于三栅极晶体管的其它器件上。图4示出了三栅极器件的透视图，所述三栅极器件包括具有半导体主体或鳍260(用虚线表示)的衬底200。栅极电极340形成在鳍260的三个表面上以形成三个栅极。硬掩模410形成在栅极电极340的顶部上。栅极间隔体460、470形成在栅极电极340的相对的侧壁上。源极区域包括形成在凹陷的源极界面266和鳍260侧壁上的外延区域531。帽层541沉积在外延区域531上。

图5A-5F示出了形成如关于图1所讨论的半导体器件的方法。半导体器件的制造从提供如图5A中所示的衬底200开始。栅极电介质310形成在衬底200的期望的沟道区域上。在一个实施例中，栅极电介质310由任何公知的方法形成，诸如但不限于物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)。

栅极电极320形成在栅极电介质310上。在本发明的实施例中，栅极电极320是牺牲栅极电极，其随后在替换栅极工艺中由实际栅极电极替换。硬掩模410形成在栅极电极320的顶部上。在本发明的实施例中，使用PVD或CVD来沉积栅极电极320和硬掩模410，并且随后使用公知的光刻和蚀刻技术来对栅极电极320和硬掩模410进行构图。

然后，间隔体420、440形成在栅极电极320的相对的侧壁上。间隔体420、440包括形成在衬底200的顶表面上的侧壁421、441以及底表面422、442。在一个实施例中，通过使用公知技术来形成间隔体420、440，所述公知技术诸如在包括栅极电极320的整个衬底200上沉积间隔体材料层，并且随后各向异性地蚀刻间隔体材料层以形成栅极电极320的侧壁上的间隔体420、440。

接下来，源极区域和漏极区域形成在衬底200上。在本发明的实施例中，源极和漏极区域的制造从使用诸如但不限于干法蚀刻或湿法蚀刻的公知蚀刻技术来使衬底200的部分凹陷开始。在本发明的实施例中，利用包括对衬底200基本上是选择性的蚀刻剂化学试剂(chemistry)的湿法蚀刻来使衬底200凹陷，以便形成如图5B中所示的凹陷的源极界面220和凹陷的漏极界面230。

在一个实施例中，湿法蚀刻底切间隔体420、440，并且在间隔体420的底表面422与凹陷的源极界面220之间形成源极外延-尖端空腔271，在间隔体440的底表面与凹陷的漏极界面230之间形成漏极外延-尖端空腔272。结果，源极外延-尖端空腔271和漏极外延-尖端空腔272暴露了间隔体420、440的底表面422、442。在一个实施例中，源极外延-尖端空腔271和漏极外延-尖端空腔272也暴露了栅极电介质310的部分。结果，凹陷的源极界面220的部分在间隔体420下方和栅极电极320的部分下方横向延伸。类似地，凹陷的漏极界面230的部分在间隔体440下方和栅极电极320的部分下方横向延伸。

能够理解，能够控制湿法蚀刻(例如，通过调节蚀刻持续时间)，使得源极和漏极外延-尖端空腔271、272不暴露栅极电介质310。举例来说，凹陷的源极界面220仅在间隔体420下方横向延伸，且凹陷的漏极界面230仅在间隔体440下方横向延伸。

在本发明的实施例中，凹陷的源极和漏极界面220、230限定了半导体器件的沟道区域。沟道区域指代位于栅极电介质310的正下方且位于凹陷的源极和漏极界面220、230之间的衬底200的部分。

接下来，通过将衬底200交替地暴露于第一前驱物和第二前驱物，而在凹陷的源极和漏极界面220、230中的每个上沉积外延区域。在图5C中，外延区域的制造从将整个衬底200暴露于第一前驱物以便在凹陷的源极和漏极界面220、230上沉积外延膜511、512开始。在衬底200由单晶硅制成的情况下，凹陷的源极和漏极界面220、230为允许在其上外延生长外延膜511、512的单晶表面。而另一方面，硬掩模410、间隔体420、440以及栅极电介质310是非晶表面。结果，无定形层513沉积在硬掩膜410的顶表面、间隔体420、440的侧壁421、441和底表面422、442以及栅极电介质310的底表面的部分上。

在本发明的实施例中，第一前驱物包括含有硅的化合物、含有碳的化合物以及掺杂剂。在一个实施例中，含有硅的化合物包括但不限于硅烷和卤化硅烷。这种含有硅的化合物包括硅烷(SiH₄)、乙硅烷(Si₂H₆)、丙硅烷(Si₃H₈)、二氯甲硅烷(SiH₂Cl₂)以及五氯硅烷。

在一个实施例中，含有碳的化合物包括但不限于有机硅烷。例如，含有碳的化合物包括一甲基硅烷(CH₃-SiH₃)。在一个实施例中，将含有碳的化合物与氢气(H₂)或氩混合。例如，将一甲基硅烷(CH₃-SiH₃)与氢气(H₂)或氩混合，其中CH₃-SiH₃的浓度范围是0.5％至20％。

在本发明的实施例中，掺杂剂是n型掺杂剂，诸如但不限于磷或砷。在一个实施例中，使用没有任何氢气或诸如N₂或Ar的惰性气体的稀释的磷化氢(PH₃)，将磷掺杂剂结合到外延膜中。在另一实施例中，磷化氢气体混合有氢气，例如作为氢气(H₂)中3％的磷化氢(PH₃)的混合物。

在一个实施例中，用载气将第一前驱物输送并释放到衬底200上。在一个实施例中，载气包括但不限于氢气(H₂)或任何诸如氮气(N₂)、氩和氦的惰性气体或其任何组合。

在本发明的实施例中，在大约500至700摄氏度的温度和大约5至300托的压力下，将衬底200暴露于第一前驱物，且持续时间为大约3至60秒。在具体实施例中，在600摄氏度的温度和30托的压力下，将衬底200暴露于第一前驱物，且持续时间为15秒。

在一个实施例中，生长外延膜511、512，以具有大约6至100埃的厚度。在具体实施例中，生长外延膜511、512，以具有50埃的厚度。在第一前驱物使用磷掺杂剂的情况下，所沉积的外延膜511、512是含有掺杂有磷的硅和碳的晶体膜(即，掺杂原位碳和磷的硅层)。无定形层513包含掺杂有磷的硅和碳。

在将衬底200暴露于第一前驱物之前，能够在衬底200上执行可选的表面预处理，以促进外延生长并减少表面缺陷。在本发明的实施例中，表面预处理包括在衬底200上执行的氢烘烤处理(图5B中)，以便清洁凹陷的源极和漏极界面220、230。氢烘烤处理释放出氧并且使表面重建，使得外延膜511、512能够容易地成核而不形成缺陷。在一个实施例中，在大约700至1050摄氏度下执行氢烘烤处理，持续时间大约为10至120秒。在本发明的实施例中，将氯化氢(HCl)添加至氢烘烤处理。氯化氢(HCl)能够去除凹陷的源极和漏极界面220、230的大约1至3层单分子层，使得它们没有氧、碳氢化合物以及其它任何污染物。在一个实施例中，在大约700至900摄氏度的较低温度下执行带有氯化氢(HCl)的氢烘烤处理，持续时间为大约10至120秒。或者，氯气(Cl₂)、锗烷(GeH₄)或磷化氢(PH₃)能够用作氯化氢(HCl)的添加的或替代的化学化合物。

在替代实施例中，表面预处理利用了蚀刻步骤来清洁凹陷的源极和漏极界面220、230。在一个实施例中，蚀刻步骤使用了蚀刻剂气体，诸如但不限于氢气(H₂)、无水盐酸(HCl)或锗烷(GeH₄)和氢气(H₂)的混合物。在另一实施例中，表面预处理使用了蚀刻步骤和氢烘烤处理的组合。

在将衬底200暴露于第二前驱物之前，能够执行清洗工艺，以便从衬底200去除第一前驱物和其它副产物。在一个实施例中，清洗工艺注入诸如但不限于氮气(N₂)、氦或氩的惰性气体，以便去除任何未反应的第一前驱物或副产物。

接下来，在图5D中，整个衬底200暴露于第二前驱物，以便从间隔体420、440的侧壁421、441和底表面422、442去除无定形层513。此外，第二前驱物也去除任何形成在硬掩膜410上和栅极电介质310下的无定形层513。在一个实施例中，第二前驱物900使用了蚀刻无定形层513比蚀刻外延膜511、512快的蚀刻剂化学试剂。在一个实施例中，第二前驱物900是蚀刻剂气体，诸如但不限于氢气(H₂)、无水盐酸(HCl)以及锗烷(GeH₄)和氢气(H₂)的混合物。锗烷(GeH₄)允许通过催化进行蚀刻，从而在低温度下提供高蚀刻速率。

在一个实施例中，在大约30至300托的压力下将衬底200暴露于第二前驱物，且持续时间为大约5至60秒。在具体实施例中，在80托的压力下将衬底200暴露于第二前驱物，且持续时间为20秒。在一个实施例中，当衬底200同时暴露于第一前驱物和第二前驱物时，将温度保持在基本上相同的水平。

归因于无定形层513与硬掩模410、间隔体420、440以及栅极电介质310之间的弱化学键，第二前驱物容易地去除了其上沉积的无定形层513。第二前驱物与无定形层513发生反应并将其转化为副产物，从而从硬掩模410、间隔体420、440和栅极电介质310去除了无定形层513。

另一方面，外延膜511、512与凹陷的源极和漏极界面220、230具有强化学键。归因于所述强化学键，第二前驱物仅去除外延膜511、512的小部分。在一个实施例中，能够调节在图5C期间所沉积的外延膜511、512的厚度或者图5D中将第二前驱物暴露于衬底200的持续时间，以便在保持外延膜511、512的足够的厚度的同时有效地去除无定形层513。

图5C和5D示出了在凹陷的源极和漏极界面220、230上形成外延膜511、512的一次沉积-蚀刻循环。在一个实施例中，使用相同类型的第一和第二前驱物来重复所述沉积-蚀刻循环，直到沉积了期望数量的外延膜。例如，图5E示出了均包含十层外延膜的外延区域531、532。

能够理解，外延区域531、532均不限于仅十层外延膜。在一个实施例中，执行了大约3至100次沉积-蚀刻循环来形成外延区域531、532。在具体实施例中，执行了30次沉积-蚀刻循环，以形成厚度大约为30纳米的外延区域531、532。

在本发明的实施例中，所沉积的外延区域531、532具有缓变的碳或磷浓度。能够优化每个外延膜沉积的碳和磷浓度，以提供最优的选择性和无缺陷的外延。此外，缓变的碳或磷浓度促进了沉积-蚀刻循环期间无定形材料的去除。在一个实施例中，外延区域531、532(图5E中所示)的缓变的碳浓度从最下方的外延膜的大约0.5原子％开始，逐渐增大至最上方的外延膜中大约2原子％的期望水平。在另一实施例中，外延区域531、532的缓变的磷浓度水平从最下方的外延膜的大约8E19cm^-3开始，并且逐渐增大至最上方的外延膜的大约2E21cm^-3的期望水平。在一个实施例中，沉积的外延区域531、532具有缓变的碳浓度(0.5-2原子％)和缓变的磷浓度(8E19-2E21cm^-3)的组合。

如图5E中所示，外延区域531、532选择地形成在凹陷的源极和漏极界面220、230上。然而，在每次沉积-蚀刻循环期间无定形层513的去除导致形成在间隔体420、440的底表面422、442与外延区域531、532的顶表面之间的空隙或空腔281、282。在一个实施例中，空腔281、282也在部分栅极电介质310与外延区域531、532之间延伸。空腔281、282可以引起对晶体管性能有害的效应，从而需要将其消除。在本发明的一个实施例中，如图5F中所示，由选择性地沉积在外延区域531、532上的帽层541、542来基本上回填空腔281、282。

在本发明的实施例中，通过将衬底200曝露于第三前驱物，在单次沉积工艺中，在外延区域531、532上选择性地沉积帽层541、542。在一个实施例中，第三前驱物包括与第一前驱物相同的含有硅的化合物和掺杂剂，以及与第二前驱物相同的蚀刻气体。

在外延区域531、532是具有掺杂有磷的硅和碳的晶体膜的情况下，第三前驱物使用相同的磷掺杂剂来形成帽层541、542。外延层531、532的晶体表面允许在其上外延生长帽层541、542，结果，帽层541、542是含有掺杂有磷的硅的外延层。除了回填空腔，掺杂磷的硅帽层541、542还提供了引发沟道区域上的拉伸应力、由此增大电子迁移率并改善器件性能的优点。

在一个实施例中，使用了共飞(co-flown)沉积技术来将衬底200同时暴露于含有硅的化合物、掺杂剂和蚀刻剂气体。在一个实施例中，蚀刻剂气体不包括锗烷(GeH₄)。蚀刻剂气体容易地去除了任何在沉积期间弱键合于硬掩模410和间隔体420、440上的含有硅和磷的化合物，从而将帽层541、542沉积在外延区域531、532上，而不沉积在硬掩模410或间隔体420、440上。

在本发明的实施例中，在大约550至800摄氏度的温度和大约10托至大气压的压力下，将衬底200暴露于第三前驱物，且持续时间为大约30至900秒。在具体实施例中，在635摄氏度的温度和600托的压力下，将衬底200暴露于第一前驱物，且持续时间为180秒。

在一个实施例中，生长帽层541、542以具有大约50至500埃的厚度。在具体实施例中，生长帽层541、542以具有300埃的厚度。

间隔体420和栅极电介质310正下方的外延区域531和帽层541的部分形成了源极外延-尖端区域503。类似地，间隔体440和栅极电介质310正下方的外延区域532和帽层542的部分形成了漏极外延-尖端区域504。通过相对近地靠近沟道区域形成源极和漏极外延-尖端区域503、504，在沟道区域上引发了更大的流体静应力，导致了更高的电子迁移率并增大了驱动电流。能够通过在外延区域531、532的制造期间增大源极和漏极外延-尖端区域503、504的碳浓度来进一步放大应力。此外，源极和漏极外延-尖端区域503、504的碳浓度也帮助抑制随后的热退火期间的任何磷扩散。

在本发明的实施例中，栅极电极320是牺牲栅极电极，其随后在替换栅极工艺中由实际栅极电极替换。在一个实施例中，替换栅极工艺从在帽层541、542上沉积掩模并且随后平坦化所述掩模使其与硬掩模410(未示出)共面开始。接下来，使用公知的蚀刻技术来去除硬掩模410和栅极电极320。在去除硬掩膜410和栅极电极320后，在栅极电介质310上沉积实际栅极电极。在一个实施例中，实际栅极电极是包括诸如但不限于铂、钨或钛等材料的金属栅极电极。这完成了图1中所示的半导体器件的制造。

图6A-6F示出了形成如关于图2所讨论的半导体器件的方法。如图6A中所示，半导体器件的制造从提供衬底200开始。图6A中所示的半导体器件与图5A中所示的半导体器件相同，因此不再详细讨论。简要地说，半导体器件包括形成在衬底200的期望的沟道区域上的栅极电介质310。栅极电极320形成在栅极电介质310上。在本发明的实施例中，栅极电极320是牺牲栅极电极，其随后在替换栅极工艺中由实际栅极电极替换。硬掩模410形成在栅极电极的顶部上，并且间隔体420、440形成在栅极电极320的侧壁上。

接下来，源极区域和漏极区域形成在衬底200上。在本发明的实施例中，源极和漏极区域的制造从使用诸如但不限于干法蚀刻或湿法蚀刻的公知蚀刻技术来使衬底200的部分凹陷开始。在本发明的实施例中，利用对于衬底200基本上是选择性的湿法蚀刻来使衬底200凹陷，以便形成如图6B中所示的凹陷的源极界面240和凹陷的漏极界面250。

在本发明的实施例中，衬底200由{001}硅制成。湿法蚀刻使用基于晶向蚀刻{001}硅衬底200的蚀刻剂化学试剂，特别是当在其它晶向上的蚀刻进行的迅速得多的时候，沿硅衬底200的{111}晶面蚀刻{001}硅衬底200则缓慢得多，以形成{111}面241、251。结果，源极外延-尖端空腔271形成在间隔体420的底表面422与{111}面241之间。漏极外延-尖端空腔272形成在间隔体440的底表面与{111}面251之间。

湿法蚀刻化学试剂包括但不限于基于氨的或基于胺的蚀刻剂。基于氨的蚀刻剂的范例是氢氧化氨(NH₄OH)、氢氧化四甲铵(TMAH)以及苄基三甲基氢氧化铵(BTMH)。湿法蚀刻化学试剂包括其它类型的蚀刻剂，诸如氢氧化钾(KOH)以及氢氧化钠(NaOH)。

在一个实施例中，湿法蚀刻还在{001}硅衬底200的沟道区域中产生了{010}面242、252。{010}面242、252在栅极电介质310正下方延伸。在具体实施例中，从栅极电介质310开始形成{010}面242、252直到大约3纳米的长度。

接下来，通过将衬底200交替地暴露于第一前驱物和第二前驱物，来在凹陷的源极和漏极界面240、250中的每个上沉积外延区域。如图6C、6D和6E中所示，制造外延区域的方法类似于图5C、5D和5E中所讨论的制造方法。在将衬底200暴露于第一前驱物之前，能够在衬底200上执行可选的表面预处理，以促进外延生长并减少表面缺陷。在一个实施例中，表面预处理包括如先前在图5C中所讨论的氢烘烤处理和/或蚀刻步骤，以清洁凹陷的源极和漏极界面240、250。

从图6C开始，整个衬底200暴露于第一前驱物，以便在凹陷的源极和漏极界面240、250上沉积外延膜511、512。包括它们的{111}面241、251和{010}面242、252的凹陷的源极和漏极界面240、250是允许在其上外延生长外延膜511、512的单晶表面。另一方面，硬掩模410、间隔体420、440和栅极电介质310是非晶表面，从而在其上沉积无定形层513。如关于图5C所讨论的相同的第一前驱物和工艺条件在这里是可适用的，并且将不再讨论。

接下来，在图6D中，整个衬底200类似地暴露于第二前驱物，以从间隔体420、440的侧壁421、441和底表面422、442去除无定形层513。此外，第二前驱物也去除任何形成在硬掩膜410上和栅极电介质310下的无定形层513。如关于图5D所讨论的相同的第二前驱物和工艺条件在这里是可适用的，并且将不再讨论。

图6C和6D示出了在包括它们的{111}面241、251和{010}面242、252的凹陷的源极和漏极界面240、250上形成外延膜511、512的一次沉积-蚀刻循环。重复所述沉积-蚀刻循环，直到沉积了期望数量的外延膜。为了示例的目的，图6E示出了均包含十层外延膜的外延区域531、532。在本发明的实施例中，如先前在图5E中所描述的，所沉积的外延区域531、532具有缓变的碳或磷浓度。例如，所沉积的外延区域531、532(如图6E中所示)最下方的外延膜具有大约0.5原子％的缓变的碳浓度，并且逐渐增大至最上方的外延层的大约2原子％的期望水平。或者，所沉积的外延区域531、532最下方的外延膜具有大约8E19cm^-3的缓变的磷浓度水平，并且逐渐增大至最上方的外延膜的大约2E21cm^-3的期望水平。在一个实施例中，所沉积的外延区域531、532具有缓变的碳浓度(0.5-2原子％)和缓变的磷浓度(8E19-2E21cm^-3)的组合。

在每次沉积-蚀刻循环期间，无定形层513的去除类似地导致形成在间隔体420、440的底表面422、442与外延区域531、532的顶表面之间的空腔281、282。如图6F中所示，由选择性地沉积在外延区域531、532上的帽层541、542来基本上回填空腔281、282。

在一个实施例中，通过将衬底200曝露于第三前驱物，在单次沉积工艺中在外延区域531、532上选择性地沉积帽层541、542。如关于图5F所讨论的相同的第三前驱物和工艺条件在这里是可适用的。在外延区域531、532是具有掺杂有磷的硅和碳的晶体膜的情况下，第三前驱物使用相同的磷掺杂剂来形成帽层541、542。外延区域531、532的晶体表面允许在其上外延生长帽层541、542，结果，帽层541、542是含有掺杂有磷的硅的外延层。这完成了图2中所示的半导体器件的制造。

图7A-7C示出了形成如关于图3所讨论的半导体器件的方法。从图7A开始，半导体器件的制造从提供衬底200开始。图7A中所示的半导体器件与图5A相同，因此在这里不再详细讨论。

接下来，源极区域和漏极区域形成在衬底200上。在本发明的实施例中，源极和漏极区域的制造从使用诸如但不限于干法蚀刻或湿法蚀刻的公知蚀刻技术来使衬底200的部分凹陷开始。在一个实施例中，如图7B中所示，这里类似地应用图6B中所使用的湿法蚀刻来使衬底200凹陷，以便形成凹陷的源极界面240和凹陷的漏极界面250。湿法蚀刻使用如关于图6B所描述的相同的蚀刻剂化学试剂，以在{001}硅衬底200的{111}晶面中形成{111}面241、251。在一个实施例中，湿法蚀刻还在{001}硅衬底200的沟道区域中产生{010}面242、252。

接下来，如图7C中所示，在凹陷的源极和漏极界面240、250上选择性地沉积外延层610、620。在本发明的实施例中，通过将衬底200暴露于包括蚀刻剂气体的前驱物，而在单次沉积工艺中选择性地沉积外延层610、620。

在一个实施例中，前驱物包括图5C中类似地描述的含有硅的化合物和掺杂剂。在一个实施例中，含有硅的化合物包括但不限于硅烷和卤化硅烷。这种含有硅的化合物包括硅烷(SiH₄)、乙硅烷(Si₂H₆)、丙硅烷(Si₃H₈)、二氯甲硅烷(SiH₂Cl₂)以及五氯硅烷。在本发明的实施例中，掺杂剂是n型掺杂剂，诸如但不限于磷或砷。在一个实施例中，使用没有任何氢气或诸如N₂或Ar的惰性气体的稀释的磷化氢(PH₃)，来将磷掺杂剂引入外延层中。在另一实施例中，磷化氢气体与氢气混合，例如为氢气(H₂)中3％的磷化氢(PH₃)的混合物。在一个实施例中，前驱物的蚀刻剂气体包括但不限于氢气(H₂)和无水盐酸(HCl)。

在一个实施例中，使用共飞沉积技术来同时将包括蚀刻剂气体的前驱物输送至衬底200。在一个实施例中，在大约550至800摄氏度的温度和大约10托至大气压的压力下，将衬底200暴露于前驱物，且持续时间为大约30至2000秒。在具体实施例中，在635摄氏度的温度和600托的压力下，将衬底200暴露于第一前驱物，且持续时间为800秒。

在一个实施例中，生长外延层610、620，以具有大约30至2000埃的厚度。在具体实施例中，生长外延层610、620，以具有750埃的厚度。在使用磷掺杂剂的情况下，外延层610、620包括掺杂有磷的硅。

在衬底200由单晶硅制成的情况下，包括它们的{111}面241、251和{010}面242、252的凹陷的源极和漏极界面240、250是允许在其上外延生长外延层610、620的单晶表面。由于硬掩模410和间隔体420、440具有非晶表面，所以蚀刻剂气体容易地去除了任何在沉积期间弱键合于硬掩模410和间隔体420、440上的含有硅和磷的化合物，从而将外延层610、620沉积在凹陷的源极和漏极界面240、250上，而不沉积在硬掩模410或间隔体420、440上。

沉积在间隔体420和{111}、{010}面241、242之间的外延层610的部分形成源极外延-尖端区域611。类似地，沉积在间隔体440和{111}、{010}面251、252之间的外延层620的部分形成漏极外延-尖端区域621。通过相对近地靠近沟道区域形成源极和漏极外延-尖端区域611、621，在沟道区域上引发了更大的流体静应力，因而导致了更高的电子迁移率。此外，掺杂磷的硅外延层610、620在沟道区域上引发了拉伸应力，由此增大了电子迁移率并改善了器件性能。这完成了图3中所示的半导体器件的制造。

另外，在将衬底200暴露于前驱物之前，能够在衬底200上执行可选的表面预处理，以促进外延生长并减少表面缺陷。例如，在衬底200上执行关于图5C所描述的类似的氢烘烤处理(图7B中)，以清洁包括它们的{111}面241、251和{010}面242、252的凹陷的源极和漏极界面240、250。

图8A-8I示出了形成如关于图4所讨论的三栅极器件的方法。如图8A中所示，三栅极器件的制造从提供衬底200开始。衬底200包括半导体主体或从衬底200延伸穿过隔离区域710、720的鳍260。在一个实施例中，隔离区域710、720是由常用技术形成的浅沟槽隔离(STI)区域，所述常用技术诸如蚀刻衬底200以形成沟槽，并随后沉积氧化物材料至沟槽上以形成STI区域。隔离区域710、720由任何诸如但不限于氧化硅(例如，SiO₂)的公知绝缘材料制成。

在一个实施例中，鳍260包括隔离区域700上方的顶表面261。鳍260还包括在隔离区域710上方暴露的前表面262，和在隔离区域720上方暴露的后表面263。在一个实施例中，鳍260由与衬底200相同的半导体材料制成。

接下来，在图8B中，栅极电介质330形成在顶表面261、前表面262和后表面263的部分上。在一个实施例中，栅极电介质330由任何诸如但不限于物理气相沉积(PVD)、化学气相沉积(CVD)或原子层沉积(ALD)的公知方法形成。

然后，栅极电极340形成在栅极电介质330上，并且在栅极电极340的任一侧上暴露鳍260的部分264、265。在一个实施例中，栅极电极340由任何诸如但不限于多晶硅的公知材料制成。形成在顶表面261、前表面262和后表面263上的栅极电极340产生了三栅极器件的三个栅极。随后，硬掩膜410形成在栅极电极320的顶部上。

接下来，如图8C中所示，栅极间隔体460、470沉积在栅极电极340的相对的侧壁上。在一个实施例中，间隔体460、470通过使用公知技术来形成，所述公知技术诸如在包括栅极电极320的整个衬底200上沉积间隔体材料层，并随后各项异性蚀刻间隔体材料层，以在栅极电极340的侧壁上形成间隔体460、470。与此同时，鳍间隔体480、490形成在鳍260的暴露部分264、265的侧壁上。在一个实施例中，栅极间隔体460、470和鳍间隔体480、490由诸如但不限于氮化硅、二氧化硅或氮氧化硅的材料制成。

接下来，源极区域和漏极区域形成在衬底200上。在本发明的实施例中，图8D中源极和漏极区域的制造由从鳍260的暴露部分264、265的侧壁去除鳍间隔体480、490开始。鳍间隔体480、490由诸如但不限于干法蚀刻或湿法蚀刻的公知蚀刻技术去除。

在一个实施例中，使用各项异性湿法蚀刻来从鳍260的暴露部分264、265完全去除鳍间隔体480、490。与此同时，各项异性湿法蚀刻也去除栅极间隔体460、470的部分，从而暴露硬掩膜410侧壁的部分。由于栅极间隔体460、470的高度和厚度大于鳍间隔体480、490的高度和厚度，所以各项异性湿法蚀刻去除鳍间隔体480、490比去除栅极间隔体460、470快。能够控制各项异性湿法蚀刻，以便完全去除鳍间隔体480、490，但在栅极电极340上留下足够厚度的栅极间隔体460、470，使得栅极电极340的侧壁不被暴露。

接下来，在衬底200上执行蚀刻，以使鳍260的暴露部分264、265凹陷。在本发明的实施例中，如图8E中所示，蚀刻使用对鳍260基本上是选择性的蚀刻剂化学试剂来使暴露部分264凹陷，以便在隔离区域710、720的顶表面下形成凹陷的源极界面266，并形成鳍侧壁267。在栅极电极340的另一侧上，使暴露部分264凹陷来形成凹陷的漏极界面268和鳍侧壁269。在一个实施例中，凹陷的源极和漏极界面266、268在隔离区域710、720的顶表面下大约100至400埃处。

图9示出了三栅极器件的截面图，所述三栅极器件示出了从顶表面261延伸至凹陷的源极界面266的鳍侧壁267以及从顶表面261延伸至凹陷的漏极界面268的鳍侧壁269。在本发明的实施例中，鳍侧壁267、269基本上与栅极间隔体460、470侧壁461、471共面或齐平。在一个实施例中，鳍侧壁267、269是衬底200的{110}晶面中的{110}面，而凹陷的源极和漏极界面266、268则是衬底200的{100}晶面中的{100}面。

在替代实施例中，使用各项异性蚀刻来形成凹陷到栅极间隔体460、470内的鳍侧壁267、269。图8E’是三栅极器件的透视图，所述三栅极器件示出了凹陷到栅极间隔体470内的鳍侧壁267。图9’是示出凹陷在栅极间隔体460、470下方的鳍侧壁267、269两者的截面图。在一个实施例中，使鳍侧壁267、269从栅极间隔体侧壁461、471凹陷直至大约25至200埃。

从图8E继续，随后通过将衬底200交替地暴露于第一前驱物和第二前驱物，在凹陷的源极和漏极界面266、268中的每个上沉积外延区域。如图8F、8G和8H中所示的外延区域的制造方法类似于图5C、5D和5E中所讨论的制造方法。

从图8F开始，整个衬底200暴露于第一前驱物，以便在凹陷的源极界面266和鳍侧壁267上沉积外延膜511。与此同时，如图10的截面图中所示，外延膜512沉积在凹陷的漏极界面268和鳍侧壁269上。凹陷的源极和漏极界面266、268以及鳍侧壁267、269是允许在其上外延生长外延膜511、512的单晶表面。另一方面，硬掩膜410、栅极间隔体460、470以及隔离区域710、720是非晶表面，因而在其上形成无定形层513。如关于图5C所讨论的相同的第一前驱物和工艺条件在这里是可适用的，并且将不再讨论。

接下来，在图8G中，整个衬底200类似地暴露于第二前驱物，以从栅极间隔体460、470和隔离区域710、720去除无定形层513。此外，第二前驱物也去除任何形成在硬掩膜410上的无定形层513。图11示出了去除无定形层513之后的三栅极器件的截面图。如关于图5D所讨论的相同的第二前驱物和工艺条件在这里是可适用的，并且将不再讨论。

图8F-8G和图10-11示出了在凹陷的源极和漏极界面266、268以及鳍侧壁267、269上形成外延膜511、512的一次沉积-蚀刻循环。重复所述沉积-蚀刻循环，直到沉积了期望数量的外延膜。在一个实施例中，如图12中所示，最终外延区域531、532包括五层外延膜。在本发明的实施例中，如先前在图5E中所讨论的，所沉积的外延区域531、532具有缓变的碳或磷浓度。例如，所沉积的外延区域531、532(如图12中所示)最下方的外延膜具有大约0.5原子％的缓变的碳浓度，并且逐渐增大至最上方的外延膜的大约2原子％的期望水平。或者，所沉积的外延区域531、532最下方的外延膜具有大约8E19cm^-3的缓变的磷浓度，并且逐渐地增大至最上方的外延膜的大约2E21cm^-3的期望水平。在一个实施例中，所沉积的外延区域531、532具有缓变的碳浓度(0.5-2原子％)和缓变的磷浓度(8E19-2E21cm^-3)的组合。

在鳍侧壁267、269凹陷到栅极间隔体460、470内的替代实施例中，更靠近三栅极器件的沟道区域形成外延区域531、531，从而在沟道区域上引发更高的应力量。

如图8H和13中所示，在每次沉积-蚀刻循环期间，无定形层513的去除类似地导致形成在外延区域531、532与隔离区域710、720之间的空隙或空腔281、282。如图8I、14和15中所示，通过在外延区域531、532上选择性地沉积帽层541、542来基本上回填空腔281、282。

在一个实施例中，通过将衬底200暴露于第三前驱物，在单次沉积工艺中在外延区域531、532上选择性地沉积帽层541、542。如关于图5F所讨论的相同的第三前驱物和工艺条件在这里是可适用的。在外延区域531、532是具有掺杂有磷的硅和碳的晶体膜的情况下，第三前驱物使用相同的磷掺杂剂来形成帽层541、542。外延区域531、532的晶体表面允许在其上外延生长帽层541、542，结果，帽层541、542是含有掺杂有磷的硅的外延层。磷掺杂的硅帽层541、542提供了引发半导体鳍260的沟道区域上的拉伸应力(这增大了电子迁移率并改善了器件性能)的优点。这完成了图4中所示的半导体器件的制造。

因此，已经描述了本发明的若干实施例。然而，本领域技术人员会认识到本发明不限于所描述的实施例，而是能够在有以下所附的权利要求的精神和范围内的修改和变化的情况下实施。