存储器控制器装置与相位校正方法

本申请提供了存储器控制器装置和相位校正方法。存储器控制器装置包含延迟线电路系统、多个数据取样电路、多个相位检测电路以及控制逻辑电路。延迟线电路系统延迟数据选通信号以产生第一至第三时钟信号,其中第二时钟信号用来读取数据信号,且第一至第三时钟信号的相位按序相差一预定值。每一数据取样电路根据第一至第三时钟信号中一对应者对数据信号取样,以产生第一至第三信号中的对应者。多个相位检测电路比较第一信号与第二信号以产生第一检测信号,并比较第三信号与第二信号以产生第二检测信号。控制逻辑电路根据第一检测信号与第二检测信号调整第一至第三时钟信号。

2021-10-29

访问量：39

数据排序控制电路以及包括其的存储器件

本发明公开了一种数据排序控制电路以及包括其的存储器件。数据排序控制电路包括：相位检测器,其适用于响应于读取命令而检测第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的每个的相位；次序确定器,其适用于基于种子地址和检测出的每个时钟信号的相位来将数据次序确定为第一次序或第二次序；以及排序控制信号生成器,其适用于基于第一时钟信号至第四时钟信号来将读取命令移位,以生成第一排序控制信号、第二排序控制信号、第三排序控制信号和第四排序控制信号,并根据第一次序或第二次序而输出第一排序控制信号至第四排序控制信号。

2021-10-26

访问量：35

用于执行参考电压训练操作的系统

本申请公开了用于执行参考电压训练操作的系统。该系统可以包括：控制器,其被配置为输出时钟信号、芯片选择信号、命令地址和数据；以及半导体器件,其被配置为当所述芯片选择信号和所述命令地址同步于所述时钟信号处于第一逻辑电平组合时,进入训练模式以控制参考电压的电平,配置为当所述芯片选择信号和所述命令地址处于第二逻辑电平组合时,进入ID设置模式以设置储存ID,以及被配置为当所述芯片选择信号和所述命令地址处于第三逻辑电平组合时,进入ID选择模式以更新在所述训练模式下产生的电压码。

2021-10-26

访问量：39

用于执行读取-修改-写入操作的系统

一种半导体存储器件包括读取/写入控制电路和纠错电路。读取/写入控制电路在从通过根据时钟信号的频率使读取-修改-写入命令移位而生成的多个移位信号中的一个生成内部读取信号之后生成内部写入信号。纠错电路通过执行通过内部读取信号生成的读取数据和内部数据的逻辑运算来纠正内部数据中包括的错误以生成写入数据。内部读取信号在读取-修改-写入操作期间通过写入置位信号被使能。

2021-10-22

访问量：22

执行相位匹配操作的系统

用于执行相位匹配操作的系统包括控制器,该控制器被配置为输出时钟、命令和选通信号并且输入/输出数据。该系统还包括半导体器件,该半导体器件被配置为根据所述时钟通过对所述命令和选通信号的相位进行匹配来生成内部选通信号,并且同步于所述内部选通信号来输入/输出所述数据,其中,该半导体器件通过补偿输入所述命令的第一路径的延迟量和输入所述选通信号的第二路径的延迟量,从所述选通信号生成所述内部选通信号。

2021-10-22

访问量：25

锁存电路、以及包括其的触发器电路

一种主锁存电路,包括：串联连接的第一p型晶体管、第一n型晶体管和第二n型晶体管；连接到第一p型晶体管和第一n型晶体管的第一节点；以及NAND电路,被配置为接收第一节点的信号和时钟信号并输出的NAND运算的结果到第二节点,其中第一p型晶体管的栅极连接至第二节点。

2021-10-22

访问量：32

用于存储器控制系统的方法和设备

公开了一种方法和一种装置的实施例。在实施例中,一种控制器包括：多个存储器,其各自具有可使用地址访问的寄存器；多个存储器控制器,其各自耦合到存储器,并且被配置成控制对相应耦合的存储器的读取和写入操作；总线,其耦合到所述存储器控制器中的每一个存储器控制器,所述总线被配置成将数据和命令传送到所述存储器控制器中的每一个存储器控制器；多个处理核心,其耦合到所述总线并且被配置成通过所述存储器控制器将数据读取和写入到所述存储器；以及多个隔离级,每个隔离级耦合在存储器控制器与存储器之间,并且被配置成在所述存储器控制器未对所述存储器寻址时,隔离相应存储器以阻止接收存储器时钟信号。

2021-10-22

访问量：27

包括输入/输出焊盘的半导体装置

本文描述了包括输入/输出焊盘的半导体装置。存储器装置包括：数据焊盘,被设置在第一焊盘区域中并且被配置为接收数据；数据选通焊盘,被设置在第一焊盘区域中并且被配置为接收数据选通信号；时钟焊盘,被设置在与第一焊盘区域相邻的第二焊盘区域中并且被配置为接收时钟信号；数据转换电路,被设置在第一焊盘区域中,并且被配置为基于数据选通信号将通过数据焊盘输入的数据转换为并行数据；以及数据驱动电路,被设置在第一焊盘区域中,并且被配置为基于时钟信号通过全局输入和输出线来传输并行数据。

2021-10-22

访问量：29

具有数据掩码的高速存储器器件

本公开的方面提供了一种半导体器件。例如,半导体器件可以包括第一串并转换器、第二串并转换器以及耦合到第一串并转换器和第二串并转换器的写入数据转换器。第一串并转换器可以被配置为基于一组写入时钟信号将串行数据转换为并行数据,因此并行数据具有关于该组写入时钟信号的第一时序对准。第二串并转换器可以被配置为基于该组写入时钟信号生成掩码图案,因此掩码图案具有关于该组写入时钟信号的第二时序对准。写入数据转换器可以被配置为基于并行数据和掩码图案生成有效数据。

2021-10-19

访问量：39

半导体集成电路、存储器控制器以及存储器系统

本发明的实施方式提供一种可谋求小型化的半导体集成电路、存储器控制器以及存储器系统。实施方式的半导体集成电路具有第1电路、第2电路、第3电路、以及切换电路。所述第2电路与所述第1电路不同。所述第3电路能够调整信号的边沿的时序。所述切换电路在从所述第1电路对外部输出第1信号的情况下,将所述第3电路连接于所述第1电路。所述切换电路在从所述第2电路对所述外部输出与所述第1信号不同的第2信号的情况下,将所述第3电路连接于所述第2电路。

2021-10-12

访问量：30