与减少锁定时间相关的设备和相关方法包括在启动期间预校准和存储锁相环(PLL)和/或注入锁定振荡器(ILO)自适应值,以及在速率变化期间装载预校准值。在说明性示例中,集成电路可以包括可在多个频带中的每一个频带内的频率处操作的可控频率电路。数据存储器可以存储与多个频带中的每个频率相关联的操作设置。状态机可以耦接到可控频率电路和数据存储器,该数据存储器被配置为响应于指令信号选择预定频带,从数据存储器提取与预定频带相关联的操作设置,并且将提取到的操作设置应用到可控频率电路。通过预校准,可以有利地减少在多速率串行器/解串器(SERDES)链路中速率变化期间的PLL和/或ILO锁定时间。

锁相环(PLL)电路[200]包括压控振荡器(VCO)[208]、第一环路电路[220]、和第二环路电路[222]。第一环路电路包括第一环路滤波器[206],其被配置为基于来自VCO的反馈信号[218]接收第一信号[224],并向VCO提供第一VCO频率控制信号[226]。第二环路电路包括补偿电路[210],其被配置为接收参考信号[218]和第一信号,并向VCO提供第二VCO频率控制信号[228]。

本申请提供一种多路时钟输出及输入对齐零延时电路,包括：总线、鉴相器和调相器,多路输入时钟和输出时钟都可以通过总线传输至鉴相器；本申请通过总线传输需要被对齐的时钟信号,因此需要被对齐的时钟信号可以在芯片上的任意位置,且其位置可以相距较远；本申请提供的多路时钟输出及输入对齐零延时电路的电路架构简单,且可灵活调整,可实现同时有多种不同的时钟对齐信号,做到时钟信号零延时,从而保证时钟信号时间同步的精度。