阅读说明：本技术 半导体结构及其形成方法 (Semiconductor structure and forming method thereof ) 是由 蒋鑫 杨志勇 于 2019-04-10 设计创作，主要内容包括：一种半导体结构及其形成方法,形成方法包括：提供基底,基底上形成有伪栅结构和位于其顶部的硬掩膜层；形成保形覆盖硬掩膜层顶部和侧壁、伪栅结构侧壁、以及伪栅结构所露出基底的刻蚀停止层；在伪栅结构露出的基底上形成介质材料层；以刻蚀停止层顶部最高处为停止位置对介质材料层进行第一平坦化处理；进行第一平坦化处理后,对刻蚀停止层和介质材料层进行刻蚀处理,去除高于硬掩膜层顶部的刻蚀停止层和介质材料层；进行刻蚀处理后,以伪栅结构顶部为停止位置对介质材料层和硬掩膜层进行第二平坦化处理,剩余介质材料层作为层间介质层。本发明实施例有利于提高层间介质层顶面的平坦度,且降低所述栅极结构受损的概率。(A semiconductor structure and a forming method thereof are provided, wherein the forming method comprises the following steps: providing a substrate, wherein a pseudo gate structure and a hard mask layer positioned on the top of the pseudo gate structure are formed on the substrate; forming an etching stop layer which conformally covers the top and the side wall of the hard mask layer, the side wall of the pseudo gate structure and the substrate exposed by the pseudo gate structure; forming a dielectric material layer on the substrate exposed out of the pseudo gate structure; performing first planarization treatment on the dielectric material layer by taking the highest position at the top of the etching stop layer as a stop position; after the first planarization treatment, etching the etching stop layer and the medium material layer, and removing the etching stop layer and the medium material layer which are higher than the top of the hard mask layer; and after etching treatment, performing second planarization treatment on the dielectric material layer and the hard mask layer by taking the top of the pseudo-gate structure as a stop position, and taking the residual dielectric material layer as an interlayer dielectric layer. The embodiment of the invention is beneficial to improving the flatness of the top surface of the interlayer dielectric layer and reducing the damage probability of the grid structure.)

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体器件高度集成化的发展，金属氧化物半导体(MOS)器件栅极长度正按比例缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中，以满足人们对器件性能的要求。

根据半导体器件类型和功能的不同，会引起制作的半导体器件的布线层数有所区别。半导体器件通常包括位于半导体衬底上以及半导体衬底内的器件层、位于器件层之上的层间介质层(Inter Layer Dielectric，ILD)以及位于层间介质层内用于连接器件层内的有源器件和无源器件的布线结构。层间介质层通常由绝缘材料构成，可避免有源器件或者无源器件以及构成布线结构的连线之间发生短路。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有伪栅结构，所述伪栅结构顶部形成有硬掩膜层；形成保形覆盖所述硬掩膜层顶部和侧壁、伪栅结构侧壁、以及所述伪栅结构所露出的基底的刻蚀停止层；在所述伪栅结构露出的基底上形成介质材料层，所述介质材料层覆盖位于所述硬掩膜层上的刻蚀停止层；以所述刻蚀停止层顶部的最高处为停止位置，对所述介质材料层进行第一平坦化处理；进行所述第一平坦化处理后，对所述刻蚀停止层和介质材料层进行刻蚀处理，去除高于所述硬掩膜层顶部的刻蚀停止层和介质材料层；进行所述刻蚀处理后，以所述伪栅结构顶部为停止位置，对所述介质材料层和硬掩膜层进行第二平坦化处理，剩余所述介质材料层作为层间介质层。

相应的，本发明实施例还提供一种半导体结构，包括：由前述形成方法所形成的半导体结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例以所述刻蚀停止层顶部的最高处为停止位置，对所述介质材料层进行第一平坦化处理，因此在所述第一平坦化处理的步骤中，仅对介质材料层进行第一平坦化处理，未接触到其他膜层结构，有利于防止因各区域图形密度不同或者各膜层结构的顶面高度不同而产生研磨量差异的问题，降低了所述介质材料层顶部发生凹陷(dishing)问题的概率，使得第一平坦化处理后的介质材料层顶部的高度一致性较好，同时能够减小后续刻蚀处理需去除的介质材料层厚度，使所述刻蚀处理所需的工艺时间较短，且通过采用各向异性刻蚀工艺，易于将不同材料以相近的刻蚀速率在同一步骤中去除，有利于减小所述刻蚀处理对不同图形密度区域中介质材料层刻蚀量的差异，因此，在完成所述刻蚀处理后，剩余介质材料层顶部的高度一致性也较好，，且还有利于降低因介质材料层刻蚀量差异所导致伪栅结构侧壁上的刻蚀停止层发生损耗问题的概率，从而保证了所述刻蚀停止层在后续工艺制程中对所形成栅极结构侧壁的保护作用，防止所述栅极结构侧壁发生损耗；综上，本发明实施例结合第一平坦化处理和刻蚀处理，能够在提高层间介质层顶面平坦度的同时，降低所述栅极结构受损的概率，从而提高了半导体结构的性能。

附图说明

图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；

图8是一种半导体结构的电子显微镜扫描图；

图9至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

在半导体领域中，形成层间介质层的步骤通常包括：在伪栅结构露出的基底上形成介质材料层，所述介质材料层覆盖所述伪栅结构顶部；对所述介质材料层顶部进行平坦化处理，剩余介质材料层用于作为层间介质层，所述层间介质层露出所述伪栅结构顶部。

在半导体领域中，根据集成电路的设计要求，所述基底上不同区域的图形密度通常不同，例如：所述基底通常包括图形密集区和图形稀疏区，与图形密集区相比，图形稀疏区上的伪栅结构的数量较少，相邻所述伪栅结构之间距离较远，相邻所述伪栅结构和基底围成的开口尺寸较大。

由于负载效应，开口的尺寸越大，被平坦化处理的速率越快，在同一时间内去除量越多。因此，所述形成方法在对所述介质材料层顶部进行平坦化处理的步骤中，图形稀疏区的介质材料层的平坦化处理的速率较快，容易导致所述层间介质层顶面的高度一致性较差，所述层间介质层顶面发生凹陷问题的概率较高。

为解决上述问题，目前提出了一种半导体结构的形成方法。参考图1至图7，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底1，所述基底1上形成有伪栅结构2，所述伪栅结构2顶部形成有硬掩膜层3，所述基底1上还形成有保形覆盖所述硬掩膜层3顶部和侧壁、伪栅结构2侧壁、以及所述伪栅结构2所露出的基底1的第一刻蚀停止层4。

参考图2，在所述伪栅结构2露出的基底1上形成底部介质材料层5，所述底部介质材料层5覆盖位于所述硬掩膜层3上的第一刻蚀停止层4。

参考图3，刻蚀部分厚度的所述底部介质材料层5，剩余所述底部介质材料层5露出所述伪栅结构2的部分侧壁。

参考图4，形成保形覆盖露出于剩余所述底部介质材料层5的伪栅结构2以及剩余所述底部介质材料层5的第二刻蚀停止层6。

参考图5和图6，在所述第二刻蚀停止层6上形成顶部介质材料层7；以位于所述伪栅结构2上的第二刻蚀停止层6顶部为停止位置，平坦化所述顶部介质材料层7。

参考图7，平坦化所述顶部介质材料层7后，以所述硬掩膜层3顶部为停止位置，研磨去除高于所述硬掩膜层3的顶部介质材料层7、第二刻蚀停止层6以及第一刻蚀停止层4，位于相邻所述伪栅结构2之间的剩余顶部介质材料层7、第二刻蚀停止层6以及底部介质材料层5用于作为层间介质层(未标示)。

所述形成方法中，通过在剩余底部介质材料层5上形成第二刻蚀停止层6，所述第二刻蚀停止层6能够在后续平坦化所述顶部介质材料层7的步骤中，定义平坦化处理的位置，这有利于减小因各区域图形密度不同所产生平坦化处理速率差异的问题，从而提高层间介质层顶部的平坦度和高度一致性。

但是，所述形成方法在刻蚀部分厚度的所述底部介质材料层5的步骤中，容易对位于伪栅结构2侧壁的第一刻蚀停止层4产生损耗，从而难以保证所述第一刻蚀停止层4在后续工艺制程中对后续所形成的栅极结构的保护作用，栅极结构受损的概率较高，所形成的半导体结构的性能不佳。

结合参考图8，示出了一种半导体结构的电子显微镜扫描图，由图可知，所述第一刻蚀停止层4受到的损耗较大，难以对栅极结构侧壁起到保护作用，形成的半导体结构的形成不佳。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有伪栅结构，所述伪栅结构顶部形成有硬掩膜层；形成保形覆盖所述硬掩膜层顶部和侧壁、伪栅结构侧壁、以及所述伪栅结构所露出的基底的刻蚀停止层；在所述伪栅结构露出的基底上形成介质材料层，所述介质材料层覆盖位于所述硬掩膜层上的刻蚀停止层；以所述刻蚀停止层顶部的最高处为停止位置，对所述介质材料层进行第一平坦化处理；进行所述第一平坦化处理后，对所述刻蚀停止层和介质材料层进行刻蚀处理，去除高于所述硬掩膜层顶部的刻蚀停止层和介质材料层；进行所述刻蚀处理后，以所述伪栅结构顶部为停止位置，对所述介质材料层和硬掩膜层进行第二平坦化处理，剩余所述介质材料层作为层间介质层。

本发明实施例以所述刻蚀停止层顶部的最高处为停止位置，对所述介质材料层进行第一平坦化处理，因此在所述第一平坦化处理的步骤中，仅对介质材料层进行第一平坦化处理，未接触到其他膜层结构，有利于防止因各区域图形密度不同或者各膜层结构的顶面高度不同而产生研磨量差异的问题，降低了所述介质材料层顶部发生凹陷问题的概率，使得第一平坦化处理后的介质材料层顶部的高度一致性较好，同时能够减小后续刻蚀处理需去除的介质材料层厚度，使所述刻蚀处理所需的工艺时间较短，且通过采用各向异性刻蚀工艺，易于将不同材料以相近的刻蚀速率在同一步骤中去除，有利于减小所述刻蚀处理对不同图形密度区域介质材料层刻蚀量的差异，因此，在完成所述刻蚀处理后，剩余介质材料层顶部的高度一致性也较好，，且还有利于降低因介质材料层刻蚀量差异所导致伪栅结构侧壁上的刻蚀停止层发生损耗问题的概率，从而保证了所述刻蚀停止层在后续工艺制程中对所形成栅极结构侧壁的保护作用，防止所述栅极结构侧壁发生损耗；综上，本发明实施例结合第一平坦化处理和刻蚀处理，能够在提高层间介质层顶面平坦度的同时，降低所述栅极结构受损的概率，从而提高了半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图9至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图9，提供基底100，所述基底100上形成有伪栅结构101，所述伪栅结构101顶部形成有硬掩膜层102。

所述基底100用于为后续形成半导体结构提供工艺平台。

本实施例中，所述基底100用于形成平面型晶体管，所述基底100相应仅包括衬底(图未示)。在其他实施例中，当所述基底用于形成鳍式场效应晶体管时，所述基底相应包括衬底以及凸出于所述衬底的鳍部。

本实施例中，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。

所述伪栅结构101用于为后续形成栅极结构占据空间位置。

本实施例中，所述伪栅结构101为多晶硅栅结构，所述伪栅结构101相应包括位于所述基底100上的伪栅氧化层1011、以及位于所述伪栅氧化层1011上的伪栅层1012。

所述伪栅层1012的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。所述伪栅氧化层1011的材料可以为氧化硅或氮氧化硅。本实施例中，所述伪栅层1012的材料为多晶硅。所述伪栅氧化层1011的材料为氧化硅。

在其他实施例中，所述伪栅结构还可以仅包括伪栅层。

本实施例中，所述伪栅结构101的侧壁上还形成有侧墙103。所述侧墙103用于对所述伪栅结构101的侧壁起到保护作用，所述侧墙103还用于定义源漏掺杂层的形成区域。

所述侧墙103的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种。

所述侧墙103可以为单层结构或叠层结构。本实施例中，所述侧墙103为叠层结构。

具体地，所述侧墙103为ONO(Oxide Nitride Oxide，氧化物-氮化硅-氧化物)结构，所述侧墙103包括位于所述伪栅结构101侧壁上的第一侧墙(图未示)、位于所述第一侧墙侧壁上的第二侧墙(图未示)、以及位于所述第二侧墙侧壁上的第三侧墙(图未示)。相应地，所述第一侧墙的材料为氧化硅，所述第二侧墙的材料为氮化硅，所述第三侧墙的材料为氧化硅。

需要说明的是，在集成电路设计中，根据设计要求，不同的器件的伪栅结构101侧壁和顶面上会形成不同的膜层结构。例如：本实施例中，所述基底100包括NMOS器件区(未标示)和PMOS器件区(未标示)，位于所述NMOS器件区和PMOS器件区交界处基底上的伪栅结构101的顶面和侧壁还形成有低介电常数层1051、以及位于所述低介电常数层1051顶面和侧壁上的N/P分界层1052。其中，所述低介电常数层1051用于减少器件的漏电流，所述N/P分界层1052用于定义NMOS器件区和PMOS器件区的边界。

所述硬掩膜层102用于作为形成所述伪栅结构101的刻蚀掩膜，所述硬掩膜层102还用于在后续工艺制程中对所述伪栅结构101顶部起到保护作用。

后续制程还包括：形成保形覆盖所述硬掩膜层102顶部和侧壁、伪栅结构101侧壁、以及所述伪栅结构101所露出的基底100的刻蚀停止层；在所述伪栅结构101露出的基底100上形成介质材料层，所述介质材料层覆盖位于所述硬掩膜层102上的刻蚀停止层；以所述刻蚀停止层顶部的最高处为停止位置，对所述介质材料层进行第一平坦化处理；进行所述第一平坦化处理后，采用各向异性刻蚀工艺对所述刻蚀停止层和介质材料层进行刻蚀处理，去除高于所述硬掩膜层102顶部的刻蚀停止层和介质材料层。

所述硬掩膜层102用于在后续对所述刻蚀停止层和介质材料层进行刻蚀处理的步骤中，定义刻蚀停止位置。

本实施例中，所述硬掩膜层102包括底部硬掩膜层1021以及位于所述底部硬掩膜层1021上的顶部硬掩膜层1022，所述底部硬掩膜层1021的材料为氮化硅，所述顶部硬掩膜层1022的材料为氧化硅。

在后续对刻蚀停止层和介质材料层107进行刻蚀处理的步骤中，所述顶部硬掩膜层1022顶面用于定义刻蚀停止位置。其中，所述顶部硬掩膜层1022的材料为氧化硅，氧化硅与其他材料膜层的粘附性较好，便于后续膜层的形成。

后续还包括进行第三平坦化处理的步骤，所述底部硬掩膜层1021用于定义第三平坦化处理的停止位置，从而提高所述第三平坦化处理后待研磨材料层的顶面平坦度。其中，所述底部硬掩膜层1021的材料为氮化硅，氮化硅的致密度和硬度较高，用于定义第三平坦化处理的停止位置的作用显著。

本实施例中，所述伪栅结构101两侧的基底100内还形成有源漏掺杂层104。具体地，所述源漏掺杂层104位于所述伪栅结构101两侧的基底100内。

当形成NMOS晶体管时，所述源漏掺杂层104包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层104包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

参考图10，形成保形覆盖所述硬掩膜层102顶部和侧壁、伪栅结构101侧壁、以及所述伪栅结构101所露出的基底100的刻蚀停止层106。具体地，所述刻蚀停止层106保形覆盖所述硬掩膜层102顶部和侧壁、伪栅结构101侧壁、以及所述源漏掺杂层104。

所述刻蚀停止层106为接触孔刻蚀阻挡层(Contact Etch Stop Layer，CESL)。其中，位于所述源漏掺杂层104顶面上的刻蚀停止层106用于定义后续接触孔刻蚀工艺中的刻蚀停止位置，有利于降低所述接触孔刻蚀工艺对源漏掺杂层104的损伤；位于所述伪栅结构101侧壁上的刻蚀停止层106用于在后续工艺制程中对所述伪栅结构101起到保护作用，后续在所述伪栅结构101处形成栅极结构后，所述刻蚀停止层106也用于在后续制程中对所述栅极结构起到保护作用。

本实施例中，所述刻蚀停止层106的材料为氮化硅。氮化硅材料的致密度较大，硬度较高，从而保证所述刻蚀停止层106能够起到定义刻蚀停止位置的作用以及相应的保护作用。

本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述刻蚀停止层106。原子层沉积工艺具有较好的阶梯覆盖能力，有利于使所述刻蚀停止层106保形覆盖所述硬掩膜层102顶部和侧壁、伪栅结构101侧壁、以及所述伪栅结构101所露出的基底100；而且，原子层沉积工艺包括进行多次的原子层沉积循环以形成所需厚度的薄膜，有利于提高所述刻蚀停止层106的厚度均一性和致密度。

需要说明的是，本实施例中，所述第一器件区和第二器件区交界处的伪栅结构101的顶面和侧壁形成有低介电常数层1051、以及位于所述低介电常数层1051顶面和侧壁上的N/P分界层1052，因此，形成所述刻蚀停止层106的步骤中，所述刻蚀停止层106还保形覆盖所述N/P分界层1052。形成所述刻蚀停止层106后，所述刻蚀停止层106顶面的具有不同的高度。

参考图11，在所述伪栅结构101露出的基底100上形成介质材料层107，所述介质材料层107覆盖位于所述硬掩膜层102上的刻蚀停止层106。

所述介质材料层107用于后续形成层间介质层，从而实现相邻器件之间的隔离。

因此，所述介质材料层107的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述介质材料层107为单层结构，所述介质材料层107的材料为氧化硅。

本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)工艺形成所述介质材料层107。流动性化学气相沉积工艺具有良好的填充能力，适用于填充高深宽比的开口，有利于降低所述介质材料层107内形成空洞等缺陷的概率，相应有利于提高后续层间介质层的薄膜质量。

参考图12，以所述刻蚀停止层106顶部的最高处为停止位置，对所述介质材料层107进行第一平坦化处理。

需要说明的是，所述刻蚀停止层106顶面具有不同的高度，所述刻蚀停止层106顶部的最高处指的是，沿垂直于所述基底100表面的方向上，所述刻蚀停止层106顶面至所述基底100表面的最远距离。

通过以所述刻蚀停止层106顶部的最高处为停止位置，对所述介质材料层107进行第一平坦化处理，因此在所述第一平坦化处理的步骤中，仅对介质材料层107进行第一平坦化处理，未接触到其他膜层结构，有利于防止因各区域图形密度不同或者各膜层结构的顶面高度不同而产生研磨量差异的问题，降低了剩余介质材料层107顶部发生凹陷问题的概率，使得第一平坦化处理后的介质材料层107顶部的高度一致性较好，相应有利于提高后续层间介质层顶部的高度一致性。

而且，后续还包括对所述刻蚀停止层106和介质材料107层进行刻蚀处理，去除高于所述硬掩膜层102顶部的刻蚀停止层106和介质材料层107的步骤，与未进行所述第一平坦化处理、直接对介质材料层进行刻蚀处理的方案相比，通过所述第一平坦化处理，减小了后续刻蚀处理需去除的介质材料层107的厚度，使所述刻蚀处理所需的工艺时间较短，有利于减小所述刻蚀处理对不同图形密度区域中介质材料层107刻蚀量的差异，这不仅有利于提高后续层间介质层顶部的高度一致性，还有利于降低因介质材料层107刻蚀量差异所导致伪栅结构101侧壁上的刻蚀停止层106发生损耗问题的概率，从而保证了所述刻蚀停止层106在后续工艺制程中对所形成栅极结构101侧壁的保护作用，防止所述栅极结构101侧壁发生损耗，提升了半导体结构的性能。

本实施例中，所述第一器件区和第二器件区的交界处的伪栅结构101的顶面和侧壁上形成有低介电常数层1051、以及位于所述低介电常数层1051顶面和侧壁上的N/P分界层1052，因此，所述刻蚀停止层106顶部的最高处指的是位于所述N/P分界层1052顶部的刻蚀停止层106顶部。

本实施例中，采用化学机械研磨(Chemmically-Mechanically Polishing，CMP)工艺进行所述第一平坦化处理。通过采用化学机械研磨工艺，有利于精确定位所述刻蚀停止层106顶部的最高处，从而精确控制所述第一平坦化处理的停止位置，降低第一平坦化处理的工艺难度，而且，还有利于进一步提高第一平坦化处理后，所述介电材料层107顶面的平坦度。

具体地，采用化学机械研磨工艺进行所述第一平坦化处理的过程中，采用终点检测(EPD)的方式，以所述刻蚀停止层106顶部的最高处作为研磨停止位置。

在其他实施例中，所述第一平坦化处理的工艺还可以包括依次进行回刻(etchback)和化学机械研磨工艺。

参考图13，进行所述第一平坦化处理后，对所述刻蚀停止层106和介质材料层107进行刻蚀处理，去除高于所述硬掩膜层102顶部的刻蚀停止层106和介质材料层107。

通过采用刻蚀处理的方式，易于将不同材料以相近的刻蚀速率在同一步骤中去除，有利于减小所述刻蚀处理对不同图形密度区域介质材料层107刻蚀量的差异，因此，在完成所述刻蚀处理后，剩余介质材料层107顶部的高度一致性也较好，且还有利于降低因介质材料层107刻蚀量差异所导致伪栅结构101侧壁上的刻蚀停止层106发生损耗问题的概率，从而保证了所述刻蚀停止层106在后续工艺制程中对所形成栅极结构侧壁的保护作用，防止所述栅极结构侧壁发生损耗。

本实施例中，去除高于所述顶部硬掩膜层1022顶部的刻蚀停止层106和介质材料层107。所述顶部硬掩膜层1022用于在对所述刻蚀停止层106和介质材料层107进行刻蚀处理的步骤中，定义刻蚀停止位置，从而提高刻蚀处理后，所述介质材料层107顶部的高度一致性。

而且，所述顶部硬掩膜层1022的材料为氧化硅，氧化硅层与其他膜层之间的粘附性较高，便于后续在所述顶部硬掩膜层1022和介质材料层107上形成其它膜层，相应有利于提高后续所形成膜层的质量。

本实施例中，采用Siconi工艺进行所述刻蚀处理。Siconi工艺作为低强度高精度的化学刻蚀方法，其步骤通常包括：首先，生成刻蚀气体；通过所述刻蚀气体刻蚀待刻蚀材料层，形成副产物；进行退火工艺，将所述副产物升华分解为气态产物；通过抽气方式去除所述气态产物。

本实施例中，所述Siconi工艺的刻蚀气体包括C_xF_y气体和C_xH_yF_z气体。

采用Siconi工艺易于使所述刻蚀处理对氮化硅材料和氧化硅材料的刻蚀速率较为接近，从而能够在同一步骤中去除高于所述硬掩膜层102顶部的刻蚀停止层106和介质材料层107，而且，采用Siconi工艺还有利于改善所述刻蚀处理的刻蚀负载效应，从而进一步提高所述刻蚀处理后，所述介质材料层107顶面的高度一致性；此外，Siconi工艺易于获得较高的刻蚀选择比，有利于降低所述刻蚀处理的步骤中，其他膜层结构受损的概率。

在其他实施例中，根据实际工艺需求，还可以采用干法刻蚀工艺进行所述刻蚀处理。

所述Siconi工艺的偏置电压不宜过小，也不宜过大。如果所述偏置电压过小，容易降低所述刻蚀处理的等离子体浓度，从而降低刻蚀速率；如果所述偏置电压过大，容易降低刻蚀速率的均匀性，从而降低刻蚀处理后，所述介质材料层107顶面的高度一致性。为此，本实施例中，所述Siconi工艺的偏置电压为15伏到25伏。

本实施例中，进行所述刻蚀处理的步骤中，通过合理设定刻蚀处理的工艺参数，使进行所述刻蚀处理后，各区域的介质材料层107顶面的高度差异小于10nm，从而提高所述介质材料层107顶面的高度一致性。

本实施例中，去除高于所述硬掩膜层102顶部的刻蚀停止层106和介质材料层107的步骤中，还去除了高于所述硬掩膜层102顶部的N/P分界层1052和低介电常数层1051。

本实施例中，进行所述刻蚀处理后，还包括：

参考图14，示出了半导体结构沿伪栅结构101延伸方向的剖面图，本实施例中，进行所述刻蚀处理后，还包括：通过刻蚀工艺对所述伪栅结构101进行切断处理，在所述介质材料层107内形成露出所述基底100的开口200，所述开口200分布在所述伪栅结构101的延伸方向上。

通过对所述伪栅结构101进行切断处理，从而将不需要的伪栅结构101去除，使所述伪栅结构101的布局满足集成电路的设计需求。

本实施例中，形成所述开口200的步骤包括：在所述硬掩膜层102上形成掩膜图形层108；以所述掩膜图形层108为掩膜，采用干法刻蚀工艺对所述伪栅结构101进行切断处理，在所述介质材料层107内形成露出所述基底100的开口200。

本实施例中，所述掩膜图形层108的材料为氧化硅，所述掩膜图形层108形成在所述顶部硬掩膜层1022上，所述掩膜图形层108与所述顶部硬掩膜层1022的粘附性较好，有利于提高图形转移的工艺效果。

干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高图形转移的精度，且有利于使所述开口200的剖面满足工艺要求。

参考图15至图17，形成填充于所述开口200的隔离材料层111(如图17所示)，所述隔离材料层111还覆盖所述介质材料层107和硬掩膜层102。

通过在所述开口200内填充隔离材料层111，从而在所述伪栅结构101的延伸方向上，将剩余伪栅结构101之间互相隔离，后续在所述伪栅结构101位置处形成栅极结构后，位于所述开口200内的隔离材料层111也能够对所述开口200两侧的栅极结构实现电性隔离。

因此，所述隔离材料层111的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述隔离材料层111为单层结构，所述隔离材料层111的材料为氧化硅。

本实施例中，采用流动性化学气相沉积工艺形成所述隔离材料层111，有利于降低所述隔离材料层111内形成空洞等缺陷的概率。

具体地，所述隔离材料层111覆盖所述掩膜图形层108。

需要说明的是，结合参考图15至图16，本实施例中，形成所述开口200之后，形成所述隔离材料层111之前，还包括：在所述开口200的侧壁上形成保护层110。

后续去除高于伪栅结构101顶部的介质材料层107以形成层间介质层后，还包括：去除所述伪栅结构101，在所述介质材料层107内形成栅极开口；在所述栅极开口内形成栅极结构。所述保护层110用于在形成所述栅极开口的步骤中，对位于所述开口200内的隔离材料层111起到保护作用，从而降低位于所述开口200内的隔离材料层111受损的概率。

本实施例中，所述保护层110的材料为氮化硅。氮化硅的致密度和硬度较大，有利于保证所述保护层110对所述隔离材料层111的保护作用。

具体地，形成所述保护层110的步骤包括：形成保形覆盖所述开口200底部和侧壁、以及所述硬掩膜层102和介质材料层107顶部的保护材料层109(如图15所示)；采用各向异性刻蚀工艺，去除位于所述硬掩膜层102和介质材料层107顶部、以及开口200底部的保护材料层109，保留所述开口200侧壁上的剩余所述保护材料层109作为所述保护层110。

通过使所述保护材料层109保形覆盖所述开口200底部和侧壁、以及所述硬掩膜层102和介质材料层107顶部，从而后续可以采用无掩膜刻蚀工艺去除位于所述硬掩膜层102和介质材料层107顶部、以及开口200底部的保护材料层109，使形成所述保护层110的工艺不需用到光罩，有利于降低工艺成本。

本实施例中，采用原子层沉积工艺形成所述保护材料层109。采用原子层沉积工艺有利于提高所述保护材料层109的保形覆盖能力，使其能够形成于所述开口200的侧壁上，而且，原子层沉积工艺还有利于提高所述保护材料层109的厚度均一性和致密度，进而有利于保证所述保护材料层109对位于开口200的隔离材料层111的保护作用。

本实施例中所述各向异性刻蚀工艺为干法刻蚀工艺。干法刻蚀工艺易于实现各向异性刻蚀，有利于减小对位于所述开口200侧壁上的保护材料层109的损伤，使所述保护层110能够起到相应的保护效果。

参考图18，以所述硬掩膜层102顶部为停止位置，对所述隔离材料层111和介质材料层107进行第三平坦化处理。

本实施例中，所述隔离材料层111和所述底部硬掩膜层1021的材料不同，因此，在所述第三平坦化处理的步骤中，以所述底部硬掩膜层1021为停止位置，有利于提高第三平坦化处理后隔离材料层111的顶部高度一致性。

本实施例中，采用化学机械研磨工艺进行所述第三平坦化处理。

具体地，采用终点检测(EPD)的方式，以所述底部硬掩膜层1021顶部的最高处作为研磨停止位置。

参考图19，进行所述刻蚀处理后，以所述伪栅结构101顶部为停止位置，对所述介质材料层107和硬掩膜层102进行第二平坦化处理，剩余所述介质材料层107作为层间介质层120。

由前述可知，第一平坦化处理和刻蚀处理后的介质材料层107的顶部高度一致性较好，因此，进行第二平坦化处理的步骤中，研磨速率的均匀性较好，形成所述层间介质层120后，所述层间介质层120的顶部高度一致性得到了提高。

而且，所述第二平坦化处理的研磨速率均匀性较好，也有利于降低所述第二平坦化处理的步骤中，所述伪栅结构101侧壁上的刻蚀停止层106受到损伤的概率，从而后续在所述伪栅结构101位置处形成栅极结构后，所述刻蚀停止层106能够在后续工艺制程中对所述栅极结构起到相应的保护效果，使所述栅极结构侧壁受到的损耗的概率降低，提升了半导体结构的性能。

本实施例中，采用化学机械研磨工艺进行所述第二平坦化处理。采用化学机械研磨工艺有利于精确定位所述第二平坦化处理的停止位置，降低第二平坦化处理的工艺难度，且有利于进一步提高所述层间介质层120顶面的平坦度。

具体地，采用化学机械研磨工艺进行所述第二平坦化处理的过程中，采用终点检测的方式，以所述伪栅结构101顶部作为研磨停止位置。

本实施例中，所述基底100上还形成有隔离材料层111(如图18所示)，位于所述开口200(如图18所示)内，且所述隔离材料层111顶部高于所述伪栅结构101顶部，因此，进行第二平坦化处理的步骤中，还对所述隔离材料层111进行第二平坦化处理，第二平坦化处理后的剩余隔离材料层111用于作为隔离结构(图未示)。

后续在伪栅结构101位置处形成栅极结构后，所述隔离结构用于实现沿栅极结构延伸方向上的相邻栅极结构之间的电学隔离。

相应的，本发明还提供一种采用前述方法所形成的半导体结构。

由前述可知，由前述方法形成的层间介质层的顶部高度一致性较好，而且，位于所述伪栅结构上的刻蚀停止层受到的损耗较少，有利于保证所述刻蚀停止层对后续栅极结构侧壁的保护作用，从而降低所述栅极结构侧壁在后续工艺制程发生损耗的概率。综上，采用前述方法所形成的半导体结构的性能得到了提升。

所述半导体结构可以采用前述实施例所述的形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。