阅读说明：本技术 串行系统 (Serial system ) 是由 邓玉林 马新闻 于 2020-07-10 设计创作，主要内容包括：一种串行系统,包括逻辑物理层以及电气物理层。逻辑物理层提供第一时钟以及并行数据。电气物理层提供第二时钟,包括时钟相位跟踪电路以及发送端。时钟相位跟踪电路包括移位寄存器、相位检测电路以及选择电路。移位寄存器根据第一时钟采样并行数据,用以产生第一采样数据、第二采样数据以及第三采样数据。相位检测电路根据第一时钟及第二时钟的相位差,产生检测信号。选择电路根据检测信号,从第一采样数据、第二采样数据以及第三采样数据中选择一组作为输出数据。发送端串化输出数据,用以产生串行数据。(A serial system includes a logical physical layer and an electrical physical layer. The logical physical layer provides a first clock and parallel data. The electrical physical layer provides a second clock, and comprises a clock phase tracking circuit and a transmitting end. The clock phase tracking circuit includes a shift register, a phase detection circuit, and a selection circuit. The shift register samples the parallel data according to a first clock to generate first sample data, second sample data and third sample data. The phase detection circuit generates a detection signal according to the phase difference between the first clock and the second clock. The selection circuit selects one set from the first sample data, the second sample data, and the third sample data as output data in accordance with the detection signal. The transmitting end serializes the output data to generate serial data.)

串行系统

技术领域

本发明涉及一种串行系统。

背景技术

一般而言，串行系统包括逻辑物理层(Logic Physical Layer；LPHY)以及电气物理层(Electrical Physical Layer；EPHY)。当逻辑物理层与电气物理层的操作时钟不同步时，电气物理层便无法辨识逻辑物理层所输出的数据。

发明内容

本发明提供一种串行系统，包括逻辑物理层以及电气物理层。逻辑物理层提供第一时钟以及并行数据。电气物理层提供第二时钟，包括时钟相位跟踪电路以及发送端。时钟相位跟踪电路包括移位寄存器、相位检测电路以及选择电路。移位寄存器根据第一时钟采样并行数据，用以产生第一采样数据、第二采样数据以及第三采样数据。相位检测电路根据第一时钟及第二时钟的相位差产生检测信号。选择电路根据检测信号，从第一采样数据、第二采样数据以及第三采样数据中选择一组作为输出数据。发送端串化输出数据，用以产生串行数据。

附图说明

图1为本发明的串行系统的示意图。

图2为本发明的电气物理层的通道内部示意图。

图3A为本发明的移位寄存器的一可能实施例。

图3B为本发明的移位缓存单元的另一可能实施例。

图4A为本发明的选择电路的一可能实施例。

图4B为本发明的选择电路的一可能实施例。

图5A为本发明的相位检测电路的一可能实施例。

图5B为本发明的相位检测电路的另一可能实施例。

图6A为本发明的鉴频鉴相器的一可能示意图。

图6B为图6A的鉴频鉴相器的动作示意图。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出实施例，并配合附图，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各组件的配置是为说明之用，并非用以限制本发明。另外，实施例中图式标号的部分重复，是为了简化说明，并非意指不同实施例的间的关联性。

图1为本发明的串行系统100的示意图。如图所示，串行系统100包括逻辑物理层(Logic Physical Layer；LPHY)110以及电气物理层(Electrical Physical Layer；EPHY)120。逻辑物理层110包括控制器111以及多个通道LL₁～LL_n。控制器111通过通道LL₁～LL_n与电气物理层120通信。其中，图1所示的串行系统可以用在串行器/解串器(Serializer/Deserializer；SerDes)系统，以执行串行器/解串器系统中的串行操作。

以通道LL₁为例，通道LL₁输出时钟LP₁_CLK以及并行数据LP₁_TCAD<19:0>给电气物理层120。在一可能实施例中，时钟LP₁_CLK以及并行数据LP₁_TCAD<19:0>是由控制器111所产生。另外，通道LL₁也接收来自电气物理层120的时钟EP₁_CLK以及并行数据EP₁_RCAD<19:0>。在一可能实施例中，控制器111根据时钟EP₁_CLK以及并行数据EP₁_RCAD<19:0>动作。

在本实施例中，电气物理层120包括锁相回路(Phase～Locked Loop；PLL)121以及多个通道EL₁～EL_n。锁相回路121用以产生时钟PLL_CLK给通道EL₁～EL_n。

通道EL₁～EL_n接收时钟LP₁_CLK～LP_n_CLK以及并行数据LP₁_TCAD<19:0>～LP_n_TCAD<19:0>。在本实施例中，通道EL₁～EL_n更提供时钟EP₁_CLK～EP_n_CLK以及并行数据EP₁_RCAD<19:0>～EP_n_RCAD<19:0>给逻辑物理层110的通道LL₁～LL_n。

在本实施例中，通道EL₁～EL_n各自包括分频器、时钟相位跟踪电路、发送端以及接收端。以通道EL₁为例，通道EL₁包括分频器125、时钟相位跟踪电路122、发送端123以及接收端124。分频器125将时钟PLL_CLK分频，以产生时钟TPLL₁_CLK。时钟相位跟踪电路122根据时钟TPLL₁_CLK，采样并行数据LP₁_TCAD<19:0>，以产生多个采样数据，并根据时钟TPLL₁_CLK与时钟LP₁_CLK的相位差，选择合适的采样数据并输出至发送端123。

根据本发明一实施例，取决于发送端123中串化电路的架构，时钟TPLL₁_CLK与时钟LP₁_CLK在大部分串行系统中不同，但时钟TPLL₁_CLK的频率与时钟LP₁_CLK的频率相同。当i1个通道采用了同一通信协议，则时钟LP₁_CLK～LP_i1_CLK相同，时钟TPLL₁_CLK～TPLL_i1_CLK相同，时钟LP₁_CLK～LP_i1_CLK与时钟TPLL₁_CLK～TPLL_i1_CLK的频率相同。当余下的通道中的(i2-i1)个采用了另一通信协议，则时钟LP_i1_CLK～LP_i2_CLK相同且与前述时钟LP₁_CLK～LP_i1_CLK不同，时钟TPLL_i1_CLK～TPLL_i2_CLK相同且与前述时钟TPLL₁_CLK～TPLL_i1_CLK不同，时钟LP_i1_CLK～LP_i2_CLK与时钟TPLL_i1_CLK～TPLL_i2_CLK的频率相同，且与前述时钟LP₁_CLK～LP_i_CLK的频率不同，其中，1<＝i1<＝i2<＝n。

发送端123根据时钟PLL_CLK串化时钟相位跟踪电路122所输出的采样数据，用以产生并输出串行数据SO₁_DT给外部电路(图未示)。在一可能实施例中，串行数据SO₁_DT是差分信号。本发明并不限定发送端123的电路架构。任何可将并行数据串化成串行数据的电路，均可作为发送端123。

接收端124接收串行数据SI₁_DT。串行数据SI₁_DT可能是差分信号。在一可能实施例中，接收端124处理串行数据SI₁_DT，用以从串行数据SI₁_DT中恢复出(recovery)时钟及数据。在此例中，接收端124提供并行数据EP₁_RCAD<19:0>以及时钟EP₁_CLK给通道LL₁。本发明并不限定接收端124的电路架构。任何可将串行数据转换成并行数据的电路，均可作为接收端124。

图2为本发明的电气物理层的通道内部示意图。由于电气物理层120的通道EL₁～EL_n的架构相同，故图2仅显示通道EL₁的内部架构。如图所示，通道EL₁包括分频器125、时钟相位跟踪电路122、发送端123以及接收端124。

时钟相位跟踪电路122包括移位寄存器211、相位检测电路212以及选择电路213。移位寄存器211根据时钟LP₁_CLK采样并行数据LP₁_TCAD<19:0>，用以产生采样数据SP₁<19:0>～SP₃<19:0>。相位检测电路212根据时钟LP₁_CLK与时钟TPLL₁_CLK的相位差，产生检测信号SD。选择电路213根据检测信号SD，选择采样数据SP₁<19:0>～SP₃<19:0>中的一组作为输出数据OT<19:0>。

举例而言，当时钟LP₁_CLK与时钟TPLL₁_CLK的相位差在一预设范围内时，相位检测电路212根据检测信号SD指示选择电路213选择采样数据SP₂<19:0>。因此，选择电路213将采样数据SP₂<19:0>作为输出数据OT<19:0>。然而，当时钟LP₁_CLK超前于时钟TPLL₁_CLK，并且时钟LP₁_CLK与时钟TPLL₁_CLK间的相位差不在预设范围内时，相位检测电路212根据检测信号SD指示选择电路213选择采样数据SP₃<19:0>作为输出数据OT<19:0>。在其它实施例中，当时钟LP₁_CLK滞后于时钟TPLL₁_CLK，并且时钟LP₁_CLK与时钟TPLL₁_CLK的间的相位差不在预设范围内时，相位检测电路212根据检测信号SD指示选择电路213选择采样数据SP₁<19:0>作为输出数据OT<19:0>。

由于相位检测电路212根据时钟LP₁_CLK与时钟TPLL₁_CLK的相位差，指示选择电路213选择合适的采样数据，故可确保电气物理层120所输出的数据同步于时钟PLL_CLK。再者，由于时钟相位跟踪电路122开路工作，故具有较高的稳定性，并且电路设计较为简单。另外，时钟相位跟踪电路122具有功耗低及面积小的优点。

本发明并不限定采样数据的组数。在本实施例中，采样数据的组数为奇数。另外，本发明并不限定相位检测电路212的架构。只要能够产生合适的检测信号SD，让选择电路213从多组采样数据中，选择合适的采样数据的电路，均可作为相位检测电路212。

举例而言，当移位寄存器211产生三组采样数据，如SP₁<19:0>～SP₃<19:0>时，相位检测电路212所产生的检测信号SD至少包括两个检测信号UP和DN，使得选择电路213根据检测信号SD的两个检测信号UP和DN，从采样数据SP₁<19:0>～SP₃<19:0>中选择一组作为输出数据OT<19:0>。在另一实施例中，当移位寄存器211可能产生五组采样数据(如SP₁<19:0>～SP₅<19:0>)。在此例中，相位检测电路212需产生包括至少四个检测信号UP₁、UP₂、DN₁、DN₂的检测信号SD。在此例中，选择电路213根据检测信号SD的四个检测信号UP₁、UP₂、DN₁、DN₂，从采样数据SP₁<19:0>～SP₅<19:0>中选择一组作为输出数据OT<19:0>。其中，检测信号SD中包括(k-1)个检测信号，k为移位寄存器211产生的采样数据的组数，且该(k-1)个检测信号中包括UP₁～UP_(k-1)/2以及DN₁～DN_(k-1)/2。

发送端123包括串化电路221以及驱动器222。串化电路221根据时钟PLL_CLK，串化并行数据LP₁_TCAD<19:0>，用以产生串行数据SO₁_DT。本发明并不限定串化电路221的架构。在一可能实施例中，串化电路221包括至少一个数据接收单元(图未示)。在此例中，数据接收单元可能是缓冲器(buffer)、D触发器、缓存器(register)或是锁存器(latch)。

在此例中，驱动器222用以根据时钟PLL_CLK，输出串行数据SO₁_DT给外部电路。除此之外，在其它实施例中，驱动器222还调制信号以满足特定协议要求的电气规范，例如满足特定协议对输出阻抗、信号幅度、摆率、均衡粒度、均衡幅度、ESD规范、短路电流等的要求。

接收端124包括接收器231以及时钟数据恢复(Clock Data Recovery；CDR)电路232。接收器231接收串行数据SI₁_DT。时钟数据恢复电路232分析串行数据SI₁_DT，用以从串行数据SI₁_DT中恢复出时钟及数据。在本实施例中，时钟数据恢复电路232产生时钟EP₁_CLK及并行数据EP₁_RCAD<19:0>。

图3A为本发明一实施例所述的移位寄存器211。如图3A所示，移位寄存器211包括移位缓存单元SR₀～SR₁₉。本发明并不限定移位缓存单元的数量。在本实施例中，由于并行数据LP₁_TCAD<19:0>具有20位(bit)，故移位寄存器211对应包括20个移位缓存单元。

移位缓存单元SR₀～SR₁₉根据时钟LP₁_CLK采样并行数据LP₁_TCAD<19:0>。举例而言，移位缓存单元SR₀采样并行数据LP₁_TCAD<19:0>的最低有效位(LSB)，下称位数据LP₁_TCAD<0>。移位缓存单元SR₁采样并行数据LP₁_TCAD<19:0>的最低有效位相邻位，下称位数据LP₁_TCAD<1>。移位缓存单元SR₁₈采样并行数据LP₁_TCAD<19:0>的最高有效位(MSB)相邻位，下称位数据LP₁_TCAD<18>。移位缓存单元SR₁₉采样并行数据LP₁_TCAD<19:0>的最高有效位，下称位数据LP₁_TCAD<19>。

由于移位缓存单元SR₀～SR₁₉的电路架构均相同，故以下仅说明移位缓存单元SR₀的电路架构。在本实施例中，移位缓存单元SR₀包括采样电路310、320及330。本发明并不限定移位缓存单元SR₀中采样电路的数量。当采样电路的数量愈多时，移位缓存单元SR₀可提供愈多的采样数据。在一可能实施例中，每一移位缓存单元的采样电路的数量为奇数。

采样电路310根据时钟LP₁_CLK的第一下降沿，采样位数据LP₁_TCAD<0>，用以产生第一数据Q1。在本实施例中，以第一数据Q1为采样数据SP₁<19:0>的最低有效位SP₁<0>。本发明并不限定采样电路310的架构。在本实施例中，采样电路310包括D触发器311。在此例中，D触发器311的数据输入端D接收位数据LP₁_TCAD<0>，D触发器311的时钟输入端Clk接收时钟LP₁_CLK，D触发器311的输出端Q输出第一数据Q1。

采样电路320根据时钟LP₁_CLK的第一上升沿，采样第一数据Q1，用以产生第二数据Q2，其中，第一上升沿是前述第一下降沿之后的第一个上升沿。在本实施例中，以第二数据Q2作为采样数据SP₂<19:0>的最低有效位SP₂<0>。本发明并不限定采样电路320的架构。在本实施例中，采样电路320包括D触发器321。在此例中，D触发器321的数据输入端D接收第一数据Q1，D触发器321的时钟输入端Clk接收时钟LP₁_CLK，D触发器321的输出端Q输出第二数据Q2。在其它实施例中，采样电路320包括锁存器321。

采样电路330根据时钟LP₁_CLK的第二下降沿，采样第二数据Q2，用以产生第三数据Q3，其中，第二下降沿是前述第一上升沿之后的第一个下降沿。在本实施例中，以第三数据Q3作为采样数据SP₃<19:0>的最低有效位SP₃<0>。本发明并不限定采样电路330的架构。在本实施例中，采样电路330包括D触发器331。在此例中，D触发器331的数据输入端D接收第二数据Q2，D触发器331的时钟输入端Clk接收时钟LP₁_CLK，D触发器331的输出端Q输出第三数据Q3。在其它实施例中，采样电路320包括锁存器331。

在本实施例中，移位缓存单元SR₀～SR₁₉各自产生的第一数据Q1组成采样数据SP₁<19:0>，而第二数据Q2组成采样数据SP₂<19:0>，并且第三数据Q3组成采样数据SP₃<19:0>。在其它实施例中，D触发器311、321及331的重置端R接收重置信号RST。在此例中，当重置信号RST被致能时，D触发器311、321及331的输出端Q回到预设电平，例如回到低电平。

图3B为本发明另一实施例所述的移位缓存单元的示意图。由于移位缓存单元SR₀～SR₁₉的架构均相同，故图3B仅显示移位缓存单元SR₀。在本实施例中，移位缓存单元SR₀还包括采样电路340及350。

采样电路340根据时钟LP₁_CLK的第二上升沿，采样第三数据Q3，用以产生第四数据Q4，其中，第二上升沿是前述第二下降沿之后的第一个上升沿。在本实施例中，第四数据Q4为采样数据SP₄<19:0>的最低有效位SP₄<0>。本发明并不限定采样电路324的架构。在本实施例中，采样电路340包括D触发器341。在此例中，D触发器341的数据输入端D接收第三数据Q3，D触发器341的时钟输入端Clk接收时钟LP₁_CLK，D触发器341的输出端Q提供第四数据Q4。在其它实施例中，采样电路340包括锁存器341。

采样电路350根据时钟LP₁_CLK的第三下降沿，采样第四数据Q4，用以产生第五数据Q5，其中，第三下降沿是前述第二上升沿之后的第一个下降沿。在本实施例中，第五数据Q5为采样数据SP₅<19:0>的最低有效位SP₅<0>。本发明并不限定采样电路350的架构。在本实施例中，采样电路350包括D触发器351。在此例中，D触发器351的数据输入端D接收第四数据Q4，D触发器351的时钟输入端Clk接收时钟LP₁_CLK，D触发器351的输出端Q提供第五数据Q5。在其它实施例中，采样电路350包括锁存器351。

图4A为本发明的选择电路213的一可能实施例213A的示意图。如图4A所示，选择电路213A包括译码器(decoder)410A以及选择器SA₀～SA₁₉。译码器410A对检测信号SD进行译码，用以产生切换信号SWA。在本实施例中，检测信号SD包括检测信号UP及DN。

选择器SA₀～SA₁₉根据切换信号SWA，选择采样数据SP₁<19:0>～SP₃<19:0>中的一组作为输出数据OT<19:0>。本发明并不限定选择器SA₀～SA₁₉的种类。在本实施例中，选择器SA₀～SA₁₉为多路选择器。另外，本发明并不限定选择器的数量。在一可能实施例中，选择器的数量与并行数据LP₁_TCAD<19:0>的位数相同。

本发明并不限定选择器SA₀～SA₁₉如何根据切换信号SWA，选择采样数据SP₁<19:0>～SP₃<19:0>中的一组。在一可能实施例中，当检测信号UP与DN均为第一电平，例如均为低电平时，表示时钟LP₁_CLK与时钟TPLL₁_CLK间的相位差在预设范围内。因此，译码器410A通过切换信号SWA，命令选择器SA₀～SA₁₉选择采样数据SP₂<19:0>作为输出数据OT<19:0>。当检测信号UP为第二电平，例如高电平，并且检测信号DN为第一电平，例如低电平时，表示时钟LP₁_CLK滞后于时钟TPLL₁_CLK并且时钟LP₁_CLK与时钟TPLL₁_CLK间的相位差不在预设范围内。因此，译码器410A根据切换信号SWA，命令选择器SA₀～SA₁₉选择采样数据SP₁<19:0>作为输出数据OT<19:0>。当检测信号UP为第一电平，例如低电平，并且检测信号DN为第二电平，例如高电平时，表示时钟LP₁_CLK可能超前于时钟TPLL₁_CLK并且时钟LP₁_CLK与时钟TPLL₁_CLK间的相位差不在预设范围内。因此，译码器410A根据切换信号SWA，命令选择器SA₀～SA₁₉选择采样数据SP₃<19:0>作为输出数据OT<19:0>。

图4B为本发明的选择电路213的另一可能实施例213B的示意图。如图4B所示，选择电路213A包括译码器410B以及选择器SB₀～SB₁₉。在本实施例中，检测信号SD包括检测信号UP₁、UP₂、DN₁及DN₂。在此例中，译码器410B根据检测信号UP₁、UP₂、DN₁及DN₂的不同状态，调整切换信号SWB，用以选取采样数据SP₁<19:0>～SP₅<19:0>中的一组作为输出数据OT<19:0>。具体地，当检测信号UP₁、UP₂、DN₁、DN₂皆为第一电平，例如低电平时，译码器410B根据切换信号SWB，命令选择器SB₀～SB₁₉选择采样数据SP₃<19:0>作为输出数据OT<19:0>。当检测信号UP₁、UP₂、DN₁、DN₂中检测信号UP₁为第二电平，例如高电平，而余者皆为第一电平，例如低电平时，译码器410B根据切换信号SWB，命令选择器SB₀～SB₁₉选择采样数据SP₂<19:0>作为输出数据OT<19:0>。当检测信号UP₁、UP₂、DN₁、DN₂中检测信号UP₁、UP₂为第二电平，例如高电平，而余者皆为第一电平，例如低电平时，译码器410B根据切换信号SWB，命令选择器SB₀～SB₁₉选择采样数据SP₁<19:0>作为输出数据OT<19:0>。当检测信号UP₁、UP₂、DN₁、DN₂中检测信号DN₁为第二电平，例如高电平，而余者皆为第一电平，例如低电平时，译码器410B根据切换信号SWB，命令选择器SB₀～SB₁₉选择采样数据SP₄<19:0>作为输出数据OT<19:0>。当检测信号UP₁、UP₂、DN₁、DN₂中检测信号DN₁、DN₂为第二电平，例如高电平，而余者皆为第一电平，例如低电平时，译码器410B根据切换信号SWB，命令选择器SB₀～SB₁₉选择采样数据SP₅<19:0>作为输出数据OT<19:0>。

图5A为本发明的相位检测电路212的一可能实施例212A的示意图。在本实施例中，相位检测电路212A包括鉴频鉴相器(phase frequency detector；PFD)510A、低通滤波器(low pass filter；LPF)520A、比较电路530A以及同步电路540A。

鉴频鉴相器510A检测时钟LP₁_CLK及时钟TPLL₁_CLK的相位差，并根据时钟LP₁_CLK及时钟TPLL₁_CLK的相位差，产生脉冲信号PS₁及PS₂。在一可能实施例中，当时钟LP₁_CLK及时钟TPLL₁_CLK的相位差超出鉴频鉴相器510A的线性范围时，脉冲信号PS₁及PS₂不能反映出时钟TPLL₁_CLK与时钟LP₁_CLK间真实的相位差。此时，可使用具有更高线性范围的鉴频鉴相器，或是将时钟LP₁_CLK及时钟TPLL₁_CLK分频后再进行检测。

本发明并不限定鉴频鉴相器510A的种类。在一可能实施例中，鉴频鉴相器510A的种类与采样数据的数量有关。举例而言，当移位寄存器211提供3组采样数据时，则鉴频鉴相器510A的线性范围必需在-π～+π之间。当移位寄存器211提供5组采样数据时，则鉴频鉴相器510A的线性范围必需在-2π～+2π之间。其中，当采样数据组数为k，则鉴频鉴相器510A的线性范围必需在-(k-1)π/2～+(k-1)π/2之间，线性范围是使鉴频鉴相器510A的输出信号中的直流信号(即下文的滤波信号FT₁及FT₂)的电压能够保持连续线性的时钟LP₁_CLK与时钟TPLL₁_CLK间的相位差的范围。

低通滤波器520A滤除脉冲信号PS₁及PS₂的高频信号，用以产生直流的滤波信号FT₁及FT₂。在本实施例中，滤除高频信号后的直流信号，即滤波信号FT₁及FT₂，与脉冲信号PS₁及PS₂的脉冲宽度成正比，也表示时钟LP₁_CLK及时钟TPLL₁_CLK的相位差大小。

比较电路530A将滤波信号FT₁与参考信号VREF作比较，用以产生比较结果CP₁，并将滤波信号FT₂与参考信号VREF作比较，用以产生比较结果CP₂。在本实施例中，比较电路530A包括比较器531及532。如图5A所示，比较器531的反相输入端接收参考信号VREF，比较器531的同相输入端接收滤波信号FT₁。比较器532的反相输入端接收参考信号VREF，比较器532的同相输入端接收滤波信号FT₂。

同步电路540A根据时钟TPLL₁_CLK，同步比较结果CP₁及CP₂，用以产生检测信号SD。在本实施例中，检测信号SD包括检测信号UP及DN。在此例中，检测信号UP及DN用以表示时钟LP₁_CLK与时钟TPLL₁_CLK间的相位差。本发明并不限定同步电路540A的架构。在一可能实施例中，同步电路540A包括D触发器541及542。在此例中，D触发器541根据时钟TPLL₁_CLK，采样比较结果CP₁，用以产生检测信号UP。D触发器542根据时钟TPLL₁_CLK，采样比较结果CP₂，用以产生检测信号DN。

在其它实施例中，相位检测电路212A还包括电压产生电路550A。电压产生电路550A用以产生参考信号VREF。在一可能实施例中，参考信号VREF约为1/4的VDD，其中VDD为鉴频鉴相器510A的工作电压。

图5B为本发明的相位检测电路212的另一可能实施例212B的示意图。在本实施例中，相位检测电路212B所产生的检测信号SD具有检测信号UP₁、UP₂、DN₁及DN₂，用以从五组采样数据中选择一组。如图5B所示，相位检测电路212B包括鉴频鉴相器510B、低通滤波器520B、比较电路530B以及同步电路540B。由于鉴频鉴相器510B及低通滤波器520B的特性与图5A的鉴频鉴相器510A及低通滤波器520A的特性相似，故不再赘述。

在本实施例中，比较电路530B包括比较器533～536。比较器533的反相输入端接收参考信号VREF₁，比较器533的同相输入端接收滤波信号FT₁，比较器533的输出端提供比较结果CP₃。比较器534的反相输入端接收参考信号VREF₁，比较器534的同相输入端接收滤波信号FT₂，比较器534的输出端提供比较结果CP₄。比较器535的反相输入端接收参考信号VREF₂，比较器535的同相输入端接收滤波信号FT₁，比较器535的输出端提供比较结果CP₅。比较器536的反相输入端接收参考信号VREF₂，比较器536的同相输入端接收滤波信号FT₂，比较器536的输出端提供比较结果CP₆。

同步电路540B根据时钟TPLL₁_CLK，同步比较结果CP₃～CP₆，用以产生检测信号SD。在本实施例中，检测信号SD包括检测信号UP₁、UP₂、DN₁及DN₂。本发明并不限定同步电路540B的架构。在一可能实施例中，同步电路540B包括D触发器543～546。

D触发器543根据时钟TPLL₁_CLK，采样比较结果CP₃，用以产生检测信号UP₁。D触发器544根据时钟TPLL₁_CLK，采样比较结果CP₄，用以产生检测信号DN₁。D触发器545根据时钟TPLL₁_CLK，采样比较结果CP₅，用以产生检测信号UP₂。D触发器546根据时钟TPLL₁_CLK，采样比较结果CP₆，用以产生检测信号DN₂。

在本实施例中，相位检测电路212B还包括电压产生电路550B。电压产生电路550B用以产生参考信号VREF₁及VREF₂。在一可能实施例中，参考信号VREF₁约为1/4的VDD，而参考信号VREF₂约为3/4的VDD，其中VDD为鉴频鉴相器510B的工作电压。

在其它实施例中，检测信号SD包括更多的检测信号，用以从更多的采样数据中，选择合适的采样数据。举例而言，当每一移位缓存单元具有7个采样电路时，检测信号SD包括6个检测信号。在此例中，电压产生电路提供3个参考信号，其中第一参考信号为1/6的VDD，第二参考信号为3/6，即1/2的VDD，第三参考信号为5/6的VDD。在另一实施例中，当每一移位缓存单元具有9个采样电路时，检测信号SD具有8个检测信号。在此例中，电压产生电路提供4个参考信号，其中第一参考信号为1/8的VDD，第二参考信号为3/8的VDD，第三参考信号为5/8的VDD，第四参考信号为7/8的VDD。其中，当采样电路的数量为k，会使移位缓存单元产生k组的采样信号，检测信号SD包括(k-1)个检测信号，需要电压产生电路提供(k-1)/2个参考信号，其中这些参考信号VREF依次取为m/(k-1)的VDD，其中VDD为鉴频鉴相器510B的工作电压，m取区间[1，k)内的各个奇数，也可表述为m＝1，3…k-4，k-2。

图6A为本发明的鉴频鉴相器的一可能示意图。如图所示，鉴频鉴相器600包括D触发器610、D触发器620以及逻辑门630。D触发器610的数据输入端D接收工作电压VDD，D触发器610的时钟输入端Clk接收时钟LP₁_CLK，D触发器610的输出端Q输出脉冲信号PS₁，D触发器610的重置端R耦接逻辑门630的输出端。D触发器620的数据输入端D接收工作电压VDD，D触发器620的时钟输入端Clk接收时钟TPLL₁_CLK，D触发器620的输出端Q输出脉冲信号PS₂，D触发器620的重置端R耦接逻辑门630的输出端。逻辑门630接收脉冲信号PS₁及PS₂。在本实施例中，逻辑门630为与门(AND gate)。

图6B为图6A的鉴频鉴相器600的波形图。当时钟LP₁_CLK由低电平上升至高电平时，脉冲信号PS₁变为高电平。当时钟TPLL₁_CLK由低电平上升至高电平时，脉冲信号PS₂变为高电平。当脉冲信号PS₁与PS₂为高电平时，逻辑门630重置D触发器610及620，使得脉冲信号PS₁及PS₂由高电平回到低电平。

图6B示出时钟TPLL₁_CLK由LP₁_CLK触发的情况下LP₁_CLK超前于时钟TPLL₁_CLK的状态。脉冲信号PS₁与脉冲信号PS₂的脉冲宽度差表示时钟LP₁_CLK与时钟TPLL₁_CLK间的相位差。举例而言，当时钟LP₁_CLK与时钟TPLL₁_CLK间的相位差愈大时，脉冲信号PS₁与脉冲信号PS₂的脉冲宽度差愈大。

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虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰。举例来说，本发明实施例所述系统、装置或是方法可以硬件、软件或硬件以及软件的组合的实体实施例加以实现。因此本发明的保护范围当视所附权利要求书界定范围为准。