一种新型并串转换电路
阅读说明：本技术 一种新型并串转换电路 (Novel parallel-serial conversion circuit ) 是由 柳博 张铁良 张雷 杨龙 杨松 于 2020-12-22 设计创作，主要内容包括：本发明涉及一种新型并串转换电路,属于高速串行接口技术领域,包括数据预处理电路、数据合成电路和驱动器电路,数据预处理电路发送经过预处理的N位数据Q-n<1>、Q-n<2>、...、Q-n<N-1>、Q-n<N>给数据合成电路,并利用第N位经过预处理的数据的反向数据Q-nN<N>与输入的N位并行数据S-n<1>、S-n<2>、...、S-n<N-1>、S-n<N>做异或逻辑以及同或逻辑运算。本发明通过数据预处理电路以及驱动器电路代替了传统的并串转换方式,解决了在并串转换中面临的沟道电荷注入、时钟馈通及多相位时钟的问题。(The invention relates to a novel parallel-serial conversion circuit, which belongs to the technical field of high-speed serial interfaces and comprises a data preprocessing circuit, a data synthesis circuit and a driver circuit, wherein the data preprocessing circuit sends preprocessed N-bit data Q n <1>、Q n <2>、...、Q n <N‑1>、Q n <N>The reverse data Q to the data synthesis circuit and using the N-th bit preprocessed data n N<N>Parallel with the input N bits of data S n <1>、S n <2>、...、S n <N‑1>、S n <N>And performing exclusive-or logic and exclusive-or logic operation. The invention replaces the traditional parallel-serial conversion mode by the data preprocessing circuit and the driver circuit, and solves the problems of channel charge injection, clock feed-through and multi-phase clock in the parallel-serial conversion.)
技术领域
本发明涉及一种新型并串转换电路，属于高速串行接口技术领域。
背景技术
近些年来，集成电路行业的快速发展和信息技术的日益进步使得人们对数据处理的需求越来越大，作为信息载体的电子器件工作的速度也越来越快。芯片的主频已经达到几GHz甚至十几GHz，但芯片之间数据的传输速率却要低很多，所以片间数据传输速率成为制约芯片性能的主要因素。高速串行传输技术(SerDes)能够减少所需的信道和器件管脚数目，降低通信成本，提升信号传输速度。因此提高高速串行接口的传输速率至关重要，而并串转换技术是数据传输接口的主要技术。
在传统的并串转换方式中，树形结构并串转换方式会遭遇沟道电荷注入以及时钟馈通效应的影响，这些效应均会影响数据传输的准确性，导致误码率升高；并行结构并串转换方式需要提供大量的多相位时钟；移位寄存器型并串转换方式会面临对时钟速率要求高、功耗以及面积大的挑战。同时，这些结构均需要高输入带宽的驱动器来发送数据。
发明内容
本发明解决的技术问题是：克服现有技术的不足，提出一种新型并串转换电路，可实现避免沟道电荷注入、时钟馈通效应的影响，降低驱动器输入带宽需求，增强电路的驱动能力。
本发明解决技术的方案是：
一种新型并串转换电路，包括数据预处理电路、数据合成电路和驱动器电路，
数据预处理电路发送经过预处理的N位数据Qn<1>、Qn<2>、...、Qn<N-1>、Qn<N>给数据合成电路，并利用第N位经过预处理的数据的反向数据QnN<N>与输入的N位并行数据Sn<1>、Sn<2>、...、Sn<N-1>、Sn<N>做异或逻辑以及同或逻辑运算；
数据合成电路根据接收到的N位预处理数据Qn-1<N:1>，利用相关数据合成结构，将其转换为两组差分并行数据信息E1、E1N、E2、E2N，其中一组差分数据信息E2、E2N相较另一组差分数据信息E1、E1N存在半个码元的延时；
驱动器电路接收两组差分数据信息E1、E1N、E2、E2N，对差分数据信息进行并串转换并转换为小摆幅信号并发送。
进一步的，数据预处理电路包括1个同或逻辑门、N-1个异或逻辑门、N个D触发器和一个非门，数据预处理电路接收N位并行数据Sn<1>、Sn<2>、...、Sn<N-1>、Sn<N>，输出N位并行数据Qn<1>、Qn<2>、...、Qn<N-1>、Qn<N>；
非门的输入连接第N个D触发器的输出QnN<N>，非门的输出连接同或逻辑门的第一个输入，同或逻辑门的第二个输入为第1位并行数据Sn<1>，同或逻辑门的输出为第1位预处理数据Dn<1>，同时该输出作为第1个异或逻辑门的第一个输入以及第1个D触发器的输入。
进一步的，D触发器时钟信号的输入均为CLK信号，第i个D触发器DFF的输出为Qn<i>。
进一步的，D触发器为一个存储单元电路，在时钟上升沿到来时才被触发而动作，并根据输入信号改变输出状态。
进一步的，驱动器电路包括电流源I1、I2、I3、I4和I5，NMOS管M1、M2、M3、M4、M5和M6，电阻R1、R2，反相器N1、N2，
其中电流源I2、I3的电流值相等且为电流源I1的电流值的两倍；其中数据合成电路的输出差分输据信息E1连接着NMOS管M5的栅极，差分输据信息E1的反向信号E1N连接着NMOS管M6的栅极，数据合成电路的输出差分输据信息E2连接着NMOS管M1、M4的栅极，差分输据信息E2的反向信号E2N连接着NMOS管M2、M3的栅极；
进一步的，相关数据合成结构包括树形结构或者并行结构。
进一步的，异或逻辑以及同或逻辑运算，具体公式为：
进一步的，NMOS管M1的源极连接着NMOS管M2的源极以及NMOS管M5的漏级；NMOS管M3的源极连接着NMOS管M6的漏极、NMOS管M4的源极；NMOS管M5的漏极源极连接着电流源I1的正端以及NMOS管M6的漏极；电流源I1、I4、I5的负端连接着地电位GND，电流源I2、I3的正端连接着电源VDD。
进一步的，电阻R1的一端连接着NMOS管M1的漏级、NMOS管M3的漏极、反相器N1的输入ZN、电流源I2的负端，电阻R1的另一端连接着电流源I5的正端和反相器的输出VN；电阻R2的一端连接着NMOS管M2的漏极、NMOS管M4的漏极、电流源I3的负端、反相器N2的输入ZP，电阻R2的另一端连接着电流源I4的正端和反相器N2的输出VP。
进一步的，第1个异或逻辑门的第二个输入为第2位并行数据Sn<2>，第1个异或逻辑门的输出为Dn<2>，其作为第2个D触发器的输入以及第2个异或逻辑门的第二个输入；其余异或逻辑门XOR<i>的第一个输入均连接与其对应的第(i+1)位并行数据Sn<i+1>，其余异或逻辑门XOR<i>的第二个输入均连接第(i-1)个异或逻辑门的输出Dn<i>，同时第i个异或逻辑门的输出也作为第(i+1)个D触发器的输入，其中，2≤i≤N。
本发明与现有技术相比的有益效果是：
(1)本发明通过数据预处理电路以及驱动器电路代替了传统的并串转换方式，解决了在并串转换中面临的沟道电荷注入、时钟馈通及多相位时钟的问题；
(2)本发明通过采用嵌入异或逻辑的驱动器电路完成最终的并串转换，大大降低了对驱动器输入带宽的要求；
(3)本发明通过在输出端增添可以方向随着输入信号变化的可控电流源，增强了电路的驱动能力，稳定了输出共模，实用性强；
(4)本发明通过引入预处理电路，针对不同的数据编码协议，N可取值8、16、32，具有较强的扩展性。
附图说明
图1为本发明一种新型并串转换电路原理图；
图2为本发明数据预处理电路结构图；
图3为本发明驱动器电路结构图。
具体实施方式
下面结合实施例对本发明作进一步阐述。
一种新型并串转换电路，如图1-3所示，包括数据预处理电路、数据合成电路和驱动器电路，
数据预处理电路发送经过预处理的N位数据Qn<1>、Qn<2>、...、Qn<N-1>、Qn<N>给数据合成电路，并利用第N位经过预处理的数据的反向数据QnN<N>与输入的N位并行数据Sn<1>、Sn<2>、...、Sn<N-1>、Sn<N>做异或逻辑以及同或逻辑运算，具体公式如下
数据合成电路根据接收到的N位预处理数据Qn-1<N:1>，利用相关数据合成结构，例如树形结构或者并行结构，将其转换为两组差分并行数据信息E1、E1N、E2、E2N，其中一组差分数据信息E2、E2N相较另一组差分数据信息E1、E1N存在半个码元的延时；
驱动器电路接收两组差分数据信息E1、E1N、E2、E2N，对差分数据信息进行并串转换并转换为小摆幅信号并发送。
数据预处理电路包括1个同或逻辑门、N-1个异或逻辑门、N个D触发器和一个非门，数据预处理电路接收N位并行数据Sn<1>、Sn<2>、...、Sn<N-1>、Sn<N>，输出N位并行数据Qn<1>、Qn<2>、...、Qn<N-1>、Qn<N>；
非门的输入连接第N个D触发器的输出QnN<N>，非门的输出连接同或逻辑门的第一个输入，同或逻辑门的第二个输入为第1位并行数据Sn<1>，同或逻辑门的输出为第1位预处理数据Dn<1>，同时该输出作为第1个异或逻辑门的第一个输入以及第1个D触发器的输入；
第1个异或逻辑门的第二个输入为第2位并行数据Sn<2>，第1个异或逻辑门的输出为Dn<2>，其作为第2个D触发器的输入以及第2个异或逻辑门的第二个输入；其余异或逻辑门XOR<i>的第一个输入均连接与其对应的第(i+1)位并行数据Sn<i+1>，其余异或逻辑门XOR<i>的第二个输入均连接第(i-1)个异或逻辑门的输出Dn<i>，同时第i个异或逻辑门的输出也作为第(i+1)个D触发器的输入，其中，2≤i≤N；
D触发器时钟信号的输入均为CLK信号，第i个D触发器DFF的输出为Qn<i>。
D触发器为一个存储单元电路，在时钟上升沿到来时才被触发而动作，并根据输入信号改变输出状态。
驱动器电路包括电流源I1、I2、I3、I4和I5，NMOS管M1、M2、M3、M4、M5和M6，电阻R1、R2，反相器N1、N2，
其中电流源I2、I3的电流值相等且为电流源I1的电流值的两倍；其中数据合成电路的输出差分输据信息E1连接着NMOS管M5的栅极，差分输据信息E1的反向信号E1N连接着NMOS管M6的栅极，数据合成电路的输出差分输据信息E2连接着NMOS管M1、M4的栅极，差分输据信息E2的反向信号E2N连接着NMOS管M2、M3的栅极；
NMOS管M1的源极连接着NMOS管M2的源极以及NMOS管M5的漏级；NMOS管M3的源极连接着NMOS管M6的漏极、NMOS管M4的源极；NMOS管M5的漏极源极连接着电流源I1的正端以及NMOS管M6的漏极；电流源I1、I4、I5的负端连接着地电位GND，电流源I2、I3的正端连接着电源VDD；
电阻R1的一端连接着NMOS管M1的漏级、NMOS管M3的漏极、反相器N1的输入ZN、电流源I2的负端，电阻R1的另一端连接着电流源I5的正端和反相器的输出VN；电阻R2的一端连接着NMOS管M2的漏极、NMOS管M4的漏极、电流源I3的负端、反相器N2的输入ZP，电阻R2的另一端连接着电流源I4的正端和反相器N2的输出VP。
本发明通过数据预处理电路以及驱动器电路代替了传统的并串转换方式，解决了在并串转换中面临的沟道电荷注入、时钟馈通及多相位时钟的问题；
本发明通过采用嵌入异或逻辑的驱动器电路完成最终的并串转换，大大降低了对驱动器输入带宽的要求；
本发明通过在输出端增添可以方向随着输入信号变化的可控电流源，增强了电路的驱动能力，稳定了输出共模，实用性强；
本发明通过引入预处理电路，针对不同的数据编码协议，N可取值8、16、32，具有较强的扩展性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
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