阅读说明：本技术 串行器/解串器实体层电路 (Serializer/deserializer physical layer circuit ) 是由 刘剑 管继孔 于 2018-06-13 设计创作，主要内容包括：一种串行器/解串器实体层电路,能以半双工的方式接收及传送数据,该串行器/解串器实体层电路包含：时钟倍频单元,包含相位频率检测器、电荷泵、低通滤波器、压控振荡器、以及回路除法器；采样电路,于接收模式下依据压控振荡器输出的采样时钟采样接收信号；相位检测器,依据采样电路的输出运行；多工器,于接收模式下电性连接相位检测器与电荷泵及电性断开相位频率检测器与电荷泵,令压控振荡器产生两个采样时钟,多工器还于传送模式下电性连接相位频率检测器与电荷泵及电性断开相位检测器与电荷泵,令压控振荡器产生输出时钟；并串转换器,依据输出时钟将并行数据转换成串行数据；以及传送驱动器,于传送模式下依据串行数据输出传送信号。(A serializer/deserializer phy-layer circuit capable of receiving and transmitting data in a half-duplex manner, the serializer/deserializer phy-layer circuit comprising: the clock frequency multiplication unit comprises a phase frequency detector, a charge pump, a low-pass filter, a voltage-controlled oscillator and a loop divider; the sampling circuit samples a receiving signal according to a sampling clock output by the voltage-controlled oscillator in a receiving mode; a phase detector operating in accordance with an output of the sampling circuit; a multiplexer electrically connecting the phase detector and the charge pump and electrically disconnecting the phase frequency detector and the charge pump in a receiving mode to enable the voltage-controlled oscillator to generate two sampling clocks, and electrically connecting the phase frequency detector and the charge pump and electrically disconnecting the phase detector and the charge pump in a transmitting mode to enable the voltage-controlled oscillator to generate an output clock; a parallel-to-serial converter for converting the parallel data into serial data according to an output clock; and a transmission driver for outputting a transmission signal according to the serial data in a transmission mode.)

串行器/解串器实体层电路

技术领域

本发明涉及实体层电路，尤其涉及串行器/解串器实体层电路。

背景技术

传统的串行器/解串器(Serializer/Deserializer,序列/解序列，SerDes)实体层电路包含分开的接收电路和传送电路，该接收电路与该传送电路分别用来完成串行数据接收功能和串行数据传送功能。该接收电路可采用图1的模拟时钟数据恢复(clock datarecovery,CDR)电路100，其包含数据采样器(data sampler,DS)110、边缘采样器(edgesampler,ES)120、相位检测器(phase detector,PD)130、电荷泵(charge pump,CP)140、低通滤波器(low pass filter,LPF)150、以及压控振荡器(voltage-controlledoscillator,VCO)160。该传送电路可采用图2的传送电路200，其包含时钟倍频单元(clockmultiplication unit,CMU)210、并串转换器220、以及一传送驱动器230，其中时钟倍频单元210包含相位频率检测器(phase frequency detector,PFD)212、电荷泵214、低通滤波器216、压控振荡器218、以及回路除法器(loop divider,LD)219。由上可知，传统的SerDes实体层电路为了实现接收功能与传送功能，包含了两个电荷泵、两个低通滤波器以及两个压控振荡器等重复的/相仿的电路，其导致电路面积大、不利于电路微型化、以及不符成本效益。

发明内容

本发明的一目的在于提供一种装置与方法，以避免现有技术的问题。

本发明公开了一种串行器/解串器实体层电路，能够以一半双工(Half Duplex)的方式接收及传送数据，该串行器/解串器实体层电路的一实施例包含一时钟倍频单元、一采样电路、一相位检测器、一多工器、一并串转换器、以及一传送驱动器。该时钟倍频单元包含一相位频率检测器、一电荷泵、一低通滤波器、一压控振荡器、以及一回路除法器，其中该压控振荡器用来于一接收模式下输出至少一采样时钟(例如：两个频率相同但相位不同的时钟)，并用来于一传送模式下输出一输出时钟。该采样电路耦接该压控振荡器、一数据输入端与一数据输出端，用来依据该至少一采样时钟以及该数据输入端的一接收信号执行采样，从而输出一采样信号至该数据输出端。该相位检测器用来依据该采样电路的输出执行相位检测。该多工器用来于该接收模式下，电性连接该相位检测器与该电荷泵以及电性断开该相位频率检测器与该电荷泵，从而令该压控振荡器于该接收模式下输出该至少一采样时钟；该多工器还用来于该传送模式下，电性连接该相位频率检测器与该电荷泵以及电性断开该相位检测器与该电荷泵，从而令该压控振荡器于该传送模式下输出该输出时钟。该并串转换器用来依据该输出时钟，将并行数据转换成串行数据。该传送驱动器用来于该传送模式下，依据该串行数据输出一传送信号。

有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。

附图说明

图1显示现有技术的串行器/解串器实体层电路的接收电路所采用的模拟时钟数据恢复电路；

图2显示现有技术的串行器/解串器实体层电路的传送电路；

图3显示本发明的串行器/解串器实体层电路的一实施例；

图4显示图3的时钟倍频单元的一实施例；

图5显示图3的采样电路的一实施例；

图6显示本发明的串行器/解串器实体层电路的输入/输出电路的一实施例；

图7显示图6的正极端终端阻抗与负极端终端阻抗的一实施例；以及

图8显示耦接图6的输入/输出电路的传送驱动器的一实施例。

符号说明

100 模拟时钟数据恢复电路

110 DS(数据采样器)

120 ES(边缘采样器)

130 PD(相位检测器)

140 CP(电荷泵)

150 LPF(低通滤波器)

160 VCO(压控振荡器)

200 传送电路

210 时钟倍频单元

212 PFD(相位频率检测器)

214 CP(电荷泵)

216 LPF(低通滤波器)

218 VCO(压控振荡器)

219 LD(回路除法器)

220 并串转换器

230 传送驱动器

300 串行器/解串器实体层电路

310 CMU(时钟倍频单元)

320 SC(采样电路)

330 PD(相位检测器)

340 MUX(多工器)

350 并串转换器

360 传送驱动器

410 PFD(相位频率检测器)

420 CP(电荷泵)

430 LPF(低通滤波器)

440 VCO(压控振荡器)

450 LD(回路除法器)

F_REF 参考时钟

F_DIV 除频时钟

F_VCO 输出时钟

510 DS(数据采样器)

520 ES(边缘采样器)

CKI、CKQ 采样时钟

600 输入/输出电路

610 正极端输入/输出垫

620 负极端输入/输出垫

630 Z_P(正极端终端阻抗)

640 Z_N(负极端终端阻抗)

650 正极端开关

660 负极端开关

710 正极端电感

720 正极端电阻

730 负极端电感

740 负极端电阻

V_CM 共模电压

810 第一正极端电流源

820 第一正极端晶体管

830 第二正极端电流源

840 第二正极端晶体管

850 第一负极端电流源

860 第一负极端晶体管

870 第二负极端电流源

880 第二负极端晶体管

V_DD 高电位

GND 低电位

具体实施方式

以下说明内容的用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本公开包含一种串行器/解串器实体层电路(Serializer/Deserializerphysical layer circuit,SerDes PHY)，能够以一半双工的方式接收及传送数据，该串行器/解串器实体层电路通过共用电路的方式，整合接收电路与传送电路，从而避免浪费电路面积，以达到电路微型化与高成本效益。

图3显示本发明的串行器/解串器实体层电路的一实施例，其应用于一通用串行总线(Universal Serial Bus,USB)C型(Type-C)装置，或应用于其它需要串行器/解串器实体层电路的装置。图3的串行器/解串器实体层电路300包含一时钟倍频单元(clockmultiplication unit,CMU)310、一采样电路(sampling circuit,SC)320、一相位检测器(phase detector,PD)330、一多工器(multiplexer,MUX)340、一并串转换器(parallel-to-serial converter,P-to-S converter)350、以及一传送驱动器(transmission driver,TXdriver)360。

请参阅图3。时钟倍频单元310的一实施例如图4所示，包含一相位频率检测器(phase frequency detector,PFD)410、一电荷泵(charge pump,CP)420、一低通滤波器(low pass filter,LPF)430、一压控振荡器(voltage-controlled oscillator,VCO)440、以及一回路除法器(loop divider,LD)450。相位频率检测器410用来依据一参考时钟F_REF与一除频时钟F_DIV之间的差异，输出一相位频率检测信号至多工器340。电荷泵420用来依据多工器340的一多工器输出信号(即相位频率检测器410的该相位频率检测信号，或相位检测器330的一相位检测信号)产生一电压控制信号。低通滤波器430用来依据该电压控制信号决定一输入电压。压控振荡器440用来于一接收模式下依据该输入电压产生至少一采样时钟(例如：两个时钟CKI、CKQ，具有相同频率与九十度的相位差；或者一单一时钟，以供采样电路320据以产生该两个时钟CKI、CKQ)，以及用来于一传送模式下依据该输入电压产生一输出时钟F_VCO。回路除法器450用来依据该输出时钟F_VCO进行除频，以产生该除频时钟F_DIV；举例而言，该除频时钟F_DIV的频率不大于该输出时钟F_VCO的频率，或者该除频时钟F_DIV的频率应实质等于该输出时钟F_VCO的频率。相位频率检测器410、电荷泵420、低通滤波器430、压控振荡器440、以及回路除法器450的每一个可通过已知技术来实现。

请参阅图3。采样电路320的一实施例如图5所示，包含一数据采样器(datasampler,DS)510与一边缘采样器(edge sampler,ES)520。数据采样器510与边缘采样器520耦接压控振荡器440以及一数据输入端，用来分别依据压控振荡器440的两个采样时钟(CKI、CKQ，具有相同频率与九十度的相位差)，采样该数据输入端的一接收信号；数据采样器510还耦接一数据输出端，用来依据上述采样的结果，输出一采样信号至该数据输出端。数据采样器510与边缘采样器520的每一个可通过已知的技术来实现。

请参阅图3。相位检测器330用来依据采样电路320的输出执行相位检测，以输出前述相位检测信号至多工器340；举例而言，相位检测器330依据数据采样器510的输出与边缘采样器520的输出做逻辑运算，输出该相位检测信号至多工器340。相位检测器330可通过已知的技术来实现。

请参阅图3。于该接收模式下，多工器340用来电性连接相位检测器330与电荷泵420，以及电性断开相位频率检测器410与电荷泵420，从而令电荷泵420依据相位检测器330的相位检测信号产生该电压控制信号、低通滤波器430依据该电压控制信号产生该输入电压、以及压控振荡器440依据该输入电压输出该至少一采样时钟。于该传送模式下，多工器340用来电性连接相位频率检测器410与电荷泵420，以及电性断开相位检测器330与电荷泵420，从而令电荷泵420依据相位频率检测器410的相位频率检测信号产生该电压控制信号、低通滤波器430依据该电压控制信号产生该输入电压、以及压控振荡器440依据该输入电压输出该输出时钟F_VCO。多工器340可通过已知的技术来实现。值得注意的是，多工器340依据一控制信号以运行于该接收模式与该传送模式之一；由于该控制信号可通过已知的技术来产生，该控制信号的细节在此省略。

请参阅图3。并串转换器350用来于该传送模式下，依据压控振荡器440的输出时钟F_VCO，将并行数据转换成串行数据，其中该并行数据的传输频率不高于该串行数据的传输频率；并串转换器350可通过已知技术来实现。传送驱动器360用来于该传送模式下，依据该串行数据输出一传送信号。于一非限制性的示范性例子中，当串行器/解串器实体层电路300运行于该接收模式下时，相位频率检测器410、并串转换器350以及传送驱动器360的至少其中之一依据前述控制信号被禁能，以节省功耗；当串行器/解串器实体层电路300运行于该传送模式下时，采样电路320与相位检测器330的至少其中之一依据前述控制信号被禁能，以节省功耗。

图3的采样电路320可通过一现有的输入电路以接收前述接收信号；另外，图3的传送驱动器360可通过一现有的输出电路以传送前述传送信号。为进一步地节省电路面积与引脚(pin)，例如满足USB Type C接口的需要，图3的串行器/解串器实体层电路300可进一步包含一输入/输出(input/output,I/O)电路耦接采样电路320与传送驱动器360，使得采样电路320与传送驱动器360共用该I/O电路来分别进行接收与传送。上述I/O电路的一实施例如图6所示，图6的I/O电路600包含一正极端输入/输出垫(positive-end I/O pad)610、一负极端输入/输出垫(negative-end I/O pad)620、一正极端终端阻抗(positive-endtermination impedance,ZP)630、一负极端终端阻抗(negative-end terminationimpedance,ZN)640、一正极端开关650(例如：晶体管)、以及一负极端开关660(例如：晶体管)。正极端终端阻抗630耦接于正极端I/O垫610与负极端终端阻抗640之间。负极端终端阻抗640耦接于正极端终端阻抗630与负极端I/O垫620之间。正极端开关650包含一第一端与一第二端，该第一端耦接正极端I/O垫610与正极端终端阻抗630，该第二端耦接采样电路320。负极端开关660包含一第三端与一第四端，该第三端耦接负极端I/O垫620与该负极端终端阻抗640，该第四端耦接采样电路320。正极端开关650与负极端开关660于该接收模式下被开启(turned on)，以使采样电路320接收该接收信号；此时，传送驱动器360被禁能(disable)。正极端开关650与负极端开关660于该传送模式下被关闭(turned off)；此时，传送驱动器360被使能(enable，致能)，以传送该传送信号。

图7显示正极端终端阻抗630与负极端终端阻抗640的一实施例。如图7所示，正极端终端阻抗630包含一正极端电感710与一正极端电阻720，负极端终端阻抗640包含一负极端电感730与一负极端电阻740，正极端终端阻抗630的阻抗值可等于或不等于负极端终端阻抗640的阻抗值，当这两个阻抗值相等时，正极端终端阻抗630与负极端终端阻抗640之间的电压为共模电压V_CM。另外，通过正极端电感710与负极端电感730的使用，前述接收信号所对应的频宽与前述传送信号所对应的频宽可被提升。

图8显示耦接图6的I/O电路600的传送驱动器360的一实施例。请参阅图6与图8，传送驱动器360包含：一第一正极端电流源810耦接一高电位VDD；一第一正极端晶体管820耦接第一正极端电流源810与正极端I/O垫610；一第二正极端电流源830耦接一低电位GND；一第二正极端晶体管840耦接第二正极端电流源830与正极端I/O垫610；一第一负极端电流源850耦接该高电位VDD；一第一负极端晶体管860耦接第一负极端电流源850与负极端I/O垫620；一第二负极端电流源870耦接该低电位GND；以及一第二负极端晶体管880耦接第二负极端电流源870与负极端I/O垫620之间，其中各晶体管于该接收模式下被关闭(turnedoff)以禁能传送驱动器360，各晶体管还于该传送模式下被开启(turned on)以使能传送驱动器360。于一非限制性的示范性实例中，第一正极端电流源810、第二正极端电流源830、第一负极端电流源850以及第二负极端电流源870于该接收模式下被关闭，并于该传送模式下被开启。

请注意，在实施为可能的前提下，本技术领域技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。

综上所述，本发明的串行器/解串器实体层电路通过共用电路的方式，整合接收电路与传送电路，从而避免浪费电路面积，以达到电路微型化与高成本效益。

虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡所述变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围需视本说明书的权利要求所界定者为准。