高速多通道并串转换电路
阅读说明：本技术 高速多通道并串转换电路 (High-speed multichannel parallel-serial conversion circuit ) 是由 杨海玲 于 2020-12-18 设计创作，主要内容包括：本发明提供一种高速多通道并串转换电路,转换脉冲信号和半速率正交时钟信号经M个并串缓冲单元驱动并复制后生成M路转换控制信号和M路半速率控制信号；M路并行数据信号分别接入M个半速率并串转换电路的输入端,所述M个半速率并串转换电路输出端输出M个初级串行信号,所述初级串行信号共同连接至选择器的输入端,所述选择器的控制端接入所述半速率正交时钟信号,输出端输出串化信号。通过先产生半速率正交时钟并驱动到各个通道,降低了时钟驱动模块的信号干扰问题和动态电流的消耗,同时保证路径的绝对匹配,使电路能实现更高的时序表现,具有显著的意义。(The invention provides a high-speed multi-channel parallel-serial conversion circuit, which is characterized in that a conversion pulse signal and a half-rate orthogonal clock signal are driven and copied by M parallel-serial buffer units to generate M conversion control signals and M half-rate control signals; the M paths of parallel data signals are respectively accessed to the input ends of the M half-rate parallel-serial conversion circuits, the output ends of the M half-rate parallel-serial conversion circuits output M primary serial signals, the primary serial signals are connected to the input end of a selector together, the control end of the selector is accessed to the half-rate orthogonal clock signal, and the output end of the selector outputs a serialized signal. By generating the half-rate quadrature clock and driving the clock to each channel, the signal interference problem of a clock driving module and the consumption of dynamic current are reduced, and the absolute matching of paths is ensured, so that the circuit can realize higher time sequence performance, and the method has obvious significance.)
技术领域
本发明涉及供电技术领域，更具体地，涉及一种高速多通道并串转换电路。
背景技术
高速数字系统常用于对多位数据并行处理，而在进行数据对外交换时，需要使用具有高速驱动能力的串行IO进行高带宽的数据传输，其中涉及将多比特的总线数据转换为高速串行比特流的并串转换电路的应用。
为增加IO带宽，现有技术采用多通道串行接口的方式，图1是现有技术一种基于异步FIFO(First Input First Output)的多通道并串转换电路，如图1所示，现有技术的多通道并串转换电路一般包含一个复位同步电路，M路异步FIFO以及一个平衡树，其工作原理为将所有并串转换实现后，再驱动到各个通道的位置，不同通道的位置受限于IO电路版图宽度，多个通道最长可能有几个毫米的驱动长度，通过自动化设计软件平衡所有的时序对齐。该结构中，数字FIFO的写入时钟DCLK为系统时钟频率，数字FIFO的读出时钟SCLK为串行接口时钟频率，一般为DCLK的N倍，数字FIFO需要工作在N*TDCLK的频率下，导致FIFO的时序约束紧张。而且，在M个数字FIFO完成并串转换后，有M路数据信号需要被驱动到接口IO对应的位置，传输过程中会出现线间串扰和较大的动态驱动电流消耗，导致最终各通道之间信号不对齐以及信号质量下降。
上述电路的实现利用自动化设计软件解决多通道串行数据之间的时序对齐问题，无法做到路径的绝对匹配，难以在PVT所有角落下保证对齐，而且在对多通道串行数据做长距离驱动传输时，会形成较大的动态电流，容易出现较为严重的信号间串扰问题，从而影响接口速率；并且，最终实现的并串转换速率也会依赖于所使用的基础单元库的速度，难以达到高速数字系统的工作速度要求。此外，DDR时钟一般通过将系统提供的串行时钟二分频得到进行输出，由于DDR时钟所经路径与数据串化路径不一致，使得时序对齐困难，导致采用数字电路实现的并串转换电路对系统IO带宽形成制约。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种高速多通道并串转换电路。
为实现上述目的，本发明的技术方案如下：
一种高速多通道并串转换电路，其特征在于，包括：半速率正交采样时钟产生模块，输入端接入系统复位信号、并行时钟信号和串行时钟信号，输出端输出转换脉冲信号和半速率正交时钟信号；
时钟驱动模块，耦连所述半速率正交采样时钟产生模块，包括级联的M个并串缓冲单元，所述转换脉冲信号和所述半速率正交时钟信号经所述M个并串缓冲单元驱动并复制后生成M路转换控制信号和M路半速率控制信号，M对应输出通道数，为大于1的整数；
半速率并串转换模块，耦连所述时钟驱动模块，包括与所述M个并串缓冲单元对应耦连的M个半速率并串转换电路和选择器，所述M个半速率并串转换电路的输入端接入所述M路转换控制信号、所述M路半速率控制信号和M路并行数据信号，输出端输出M个初级串行信号，所述初级串行信号共同连接至所述选择器的输入端，所述选择器的控制端接入所述半速率正交时钟信号，输出端输出串化信号；其中，
所述M个并串缓冲单元的路径长度相同；
所述半速率正交时钟信号的上升沿用于所述并行数据信号的偶数位的串化采样，下降沿用于所述并行数据信号的奇数位的串化采样，所述转换脉冲信号的周期等于所述并行数据信号的采样时钟的周期，所述串化信号与所述半速率正交时钟信号的边沿对齐。
优选地，所述半速率正交采样时钟产生模块还输出半速率时钟信号，所述半速率正交采样时钟产生模块包括复位同步电路、转换脉冲产生电路和正交时钟产生电路，所述复位同步电路的输入端接入所述系统复位信号、所述并行时钟信号和所述串行时钟信号，所述系统复位信号分别经所述并行时钟信号和所述串行时钟信号同步后输出同步复位信号，所述同步复位信号经所述复位同步电路的输出端输出至所述转换脉冲产生电路的复位端和正交时钟产生电路的复位端，所述串行时钟信号输入所述转换脉冲产生电路和正交时钟产生电路，所述同步复位信号在所述转换脉冲产生电路经N分频和所述串行时钟信号同步后输出转换脉冲信号，所述同步复位信号在所述正交时钟产生电路经二分频和所述串行时钟信号同步后输出所述半速率时钟信号，所述半速率时钟信号再经所述串行时钟信号同步后输出所述半速率正交时钟信号，所述半速率正交时钟信号的相位晚于所述半速率时钟信号90°。
优选地，所述复位同步电路包括耦连的第一复位D触发器和第二复位D触发器；所述第一复位D触发器的数据端接入所述系统复位信号，时钟端接入所述并行时钟信号，输出端输出初级同步信号至所述第二复位D触发器的数据端，所述第二复位D触发器的时钟端接入所述串行时钟信号，所述初级同步信号经所述串行时钟信号同步后输出所述同步复位信号。
优选地，所述转换脉冲产生电路包括第一分频器、第一同步D触发器、第二同步D触发器、第三同步D触发器和与门；所述第一分频器、所述第一同步D触发器和所述第三同步D触发器的时钟端共同接入所述串行时钟信号，所述第一同步D触发器、所述第二同步D触发器和所述第三同步D触发器的复位清零端接入所述初级同步信号，所述第一分频器的复位端接入所述同步复位信号，输出端输出分频信号至所述第一同步D触发器的数据输入端，所述第一同步D触发器的输出端输出一级同步信号至所述第二同步D触发器的数据输入端和所述与门的第一输入端，所述第二同步D触发器的输出端输出二级同步信号至所述与门的第二输入端，所述与门的输出端输出转换信号至第三同步D触发器的数据输入端，所述第三同步D触发器的输出端输出所述转换脉冲信号。
优选地，所述二级同步信号为滞后于所述一级同步信号一个串行时钟周期的反相信号。
优选地，所述正交时钟产生电路包括第二分频器、第一正交D触发器和第二正交D触发器；所述第二分频器、所述第一正交D触发器和所述第二正交D触发器的时钟端共同接入所述串行时钟信号，所述第一正交D触发器和所述第二正交D触发器的复位清零端接入所述初级同步信号，所述第二分频器的复位端接入所述同步复位信号，输出端输出二分频信号至所述第一正交D触发器的数据输入端，所述第一正交D触发器的输出端输出所述半速率时钟信号至所述第二正交D触发器的数据输入端，所述第二正交D触发器的输出端输出所述半速率正交时钟信号。
优选地，还包括DDR时钟产生电路，所述半速率正交时钟信号经所述缓冲单元驱动输出至所述DDR时钟产生电路。
优选地，所述DDR接口时钟产生电路包括DDR选择器，所述DDR选择器的控制端接入所述半速率时钟信号，第一输入端接入所述低电平，第二输入端接入所述高电平，输出端输出DDR时钟信号，所述DDR时钟信号与所述半速率时钟信号相位对齐。
优选地，所述缓冲单元的结构包括反相器结构或CML结构。
优选地，所述半速率并串转换电路包括耦连的第一转换电路、第二转换电路和转换选择器，所述第一转换电路和所述第二转换电路的输出端分别连接所述选择器的输入端，所述第一转换电路的输出端输出第一转换信号，所述第二转换电路的输出端输出第二转换信号，所述选择器的输入端分别接入所述第一转换信号和所述第二转换信号，控制端接入所述半速率正交时钟信号，输出端输出所述串化信号；其中，
所述半速率正交时钟信号为低电平，所述串化信号为所述第一转换信号；所述半速率正交时钟信号为高电平，所述串化信号为所述第二转换信号。
从上述技术方案可以看出，本发明提供一种高速多通道并串转换电路，所述转换脉冲信号、所述半速率时钟信号和所述半速率正交时钟信号的产生与所述并行时钟信号上升沿之间的延迟保持在若干个串行时钟周期内，且均与串行时钟信号时钟同步，从而实现内部采样时序的控制。同时，通过先产生半速率正交时钟并驱动到各个通道，降低了时钟驱动模块的信号干扰问题和动态电流的消耗，同时保证路径的绝对匹配，使电路能实现更高的时序表现。此外，半速率并串转换模块通过耦连的第一转换电路、第二转换电路和转换选择器实现半速率架构，进一步降低了动态电流消耗，并有利于更好的时钟和数据通道的时序对齐，具有显著的意义。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术的一种基于异步FIFO的多通道并串转换电路的示意图
图2是本发明实施例的一种高速多通道并串转换电路的示意图
图3是本发明实施例的一种半速率正交采样时钟产生模块的示意图
图4是本发明实施例的一种转换控制信号产生电路实施例对应的时序图
图5是本发明实施例的一种半速率正交采样时钟产生模块的时序图
图6是本发明实施例的一种时钟树平衡的示意图
图7是本发明实施例的一种半速率并串转换模块的示意图
图8是图7的半速率并串转换模块对应的时序图
图9是本发明实施例的一种DDR时钟产生电路的示意图
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
为使本发明的目的、技术方案和优点更加清楚，下面结合附图，对本发明的具体实施方式作进一步的详细说明，图2示出了根据本发明实施例的一种高速多通道并串转换电路的示意图。所述高速多通道并串转换电路包括：半速率正交采样时钟产生模块1、时钟驱动模块2和半速率并串转换模块3。
在本实施例中，所述半速率正交采样时钟产生模块1耦连所述时钟驱动模块2，输入端接入系统复位信号RST、并行时钟信号DCLK和串行时钟信号SCLK，输出端输出转换脉冲信号DIV_SEL、半速率时钟信号DDRCLK_I和半速率正交时钟信号DDRCLK_Q至所述时钟驱动模块2。所述转换脉冲信号DIV_SEL、所述半速率时钟信号和所述半速率正交时钟信号的产生与所述并行时钟信号DCLK上升沿之间的延迟保持在若干个串行时钟周期内，且均与串行时钟信号时钟同步，从而实现内部采样时序的控制。在另一实施例中，所述速率正交采样时钟产生模块1的输出端输出转换脉冲信号DIV_SEL和半速率正交时钟信号DDRCLK_Q至所述时钟驱动模块2。
在本实施例中，所述时钟驱动模块2接入所述转换脉冲信号DIV_SEL、所述半速率时钟信号DDRCLK_I和所述半速率正交时钟信号DDRCLK_Q，输出转换控制信号DIV_SEL<M-1:0>、半速率控制信号DDRCLK_Q<M-1:0>和半速率时钟信号DDRCLK_I。其中M为大于1的整数，代表高速IO数据通道数。
如图2所示，在本实施例中，所述时钟驱动模块2包括级联的M个并串缓冲单元(未图示)，所述M个并串缓冲单元的路径长度相同，M对应输出通道数，为大于1的整数。所述转换脉冲信号DIV_SEL和所述半速率正交时钟信号DDRCLK_Q经所述M个并串缓冲单元驱动并复制后生成M路转换控制信号和M路半速率控制信号，所述转换控制信号DIV_SEL<M-1:0>和所述半速率控制信号DDRCLK_Q<M-1:0>输出至所述半速率并串转换模块3的输入端。所述高速多通道并串转换电路根据系统所使用的串行IO协议，如果系统支持前向时钟传输，还可包含1个DDR时钟产生电路4；如果系统不支持前向时钟传输，则不需要DDR接口时钟产生电路。在本实施例中，所述半速率时钟信号DDRCLK_I经1个时钟缓冲单元驱动后输出至所述DDR时钟产生电路4的输入端，所述时钟缓冲单元与所述并串缓冲单元的路径长度相同。
所述半速率并串转换模块3包括与所述M个并串缓冲单元对应耦连的M个半速率并串转换电路和选择器，M路并行数据信号D0<N-1:0>～DM-1<N-1:0>分别连接到所述M路半速率并串转换电路3的输入端，N为大于1的整数，代表所述并行数据信号的位宽，所述M个半速率并串转换电路输出端3输出M个初级串行信号S<M-1:0>。
图3是本发明实施例的一种半速率正交采样时钟产生模块的示意图，如图3所示，所述半速率正交采样时钟产生电路的1包括复位同步电路11、转换脉冲产生电路12和正交时钟产生电路13。系统复位信号RST分别经并行时钟信号DCLK和串行时钟信号SCLK同步后输出同步复位信号RST_SYN，所述同步复位信号RST_SYN经所述复位同步电路11的输出端输出至所述转换脉冲产生电路12的复位端和正交时钟产生电路13的复位端，所述串行时钟信号SCLK输入所述转换脉冲产生电路和正交时钟产生电路，所述同步复位信号RST_SYN在所述转换脉冲产生电路经N分频和所述串行时钟信号SCLK同步后输出转换脉冲信号DIV_SEL，所述同步复位信号RST_SYN在所述正交时钟产生电路经二分频和所述串行时钟信号同步后输出所述半速率时钟信号DDRCLK_I，所述半速率时钟信号DDRCLK_I再经所述串行时钟信号SCLK同步后输出所述半速率正交时钟信号DDRCLK_Q，所述半速率正交时钟信号DDRCLK_Q的相位晚于所述半速率时钟信号90°，所述半速率正交时钟信号DDRCLK_Q的上升沿用于所述并行数据信号的偶数位的串化采样，下降沿用于所述并行数据信号的奇数位的串化采样。
如图3所示，所述复位同步电路11的输入端接入所述系统复位信号RST、所述并行时钟信号DCLK和所述串行时钟信号SCLK，其中所述系统复位信号RST同步到并行时钟信号DCLK，以控制并行数据串化起点，再同步到串行时钟信号SCLK，产生一个分别与所述并行时钟信号DCLK和所述串行时钟信号SCLK有一定时序关系的同步复位信号RST_SYN，所述同步复位信号RST_SYN连接到所述转换脉冲产生电路和所述正交时钟产生电路的复位端，分别控制所述转换脉冲信号DIV_SEL、所述半速率时钟信号DDRCLK_I和所述半速率正交时钟信号DDRCLK_Q的产生，所述转换脉冲信号DIV_SEL、所述半速率时钟信号和所述半速率正交时钟信号的产生与所述并行时钟信号DCLK上升沿之间的延迟保持在几个串行时钟周期内，且均与串行时钟信号时钟同步，从而实现内部采样时序的控制。
所述复位同步电路11包括耦连的第一复位D触发器和第二复位D触发器；所述第一复位D触发器的数据端接入所述系统复位信号RST，时钟端接入所述并行时钟信号DCLK，输出端输出初级同步信号RST_1至所述第二复位D触发器的数据端，所述第二复位D触发器的时钟端接入所述串行时钟信号SCLK，所述初级同步信号RST_1经所述串行时钟信号SCLK同步后输出同步复位信号RST_SYN，其中，所述并行时钟信号DCLK的时钟周期为TDCLK，所述串行时钟信号SCLK的时钟周期为TSCLK。
所述转换脉冲产生电路12包括第一分频器121、第一同步D触发器、第二同步D触发器、第三同步D触发器和与门。在本实施例中，所述第一分频器为N分频器，N对应输入并行总线的比特位数，N为大于1的整数。所述第一分频器121、所述第一同步D触发器和所述第三同步D触发器的时钟端共同接入所述串行时钟信号SCLK，所述第一同步D触发器、所述第二同步D触发器和所述第三同步D触发器的复位清零端接入所述初级同步信号RST_1，所述第一分频器的复位端接入所述同步复位信号，所述串行时钟信号SCLK经所述第一分频器后产生一个同步于所述串行时钟信号SCLK的信号分频信号div_n，所述第一分频器的输出端输出所述分频信号div_n。对于并行数据位宽为N比特的系统，满足TDCLK＝N*TSCLK，所述同步复位信号以控制所述分频信号div_n上升沿与所述并行时钟信号DCLK上升沿的相位差保持在1～2个串行时钟周期内。
图4是本发明实施例的一种转换控制信号产生电路实施例对应的时序图，请结合参考图3和图4，所述分频信号div_n输出至所述第一同步D触发器的数据输入端，所述第一同步D触发器的输出端输出一级同步信号div_syn_0至所述第二同步D触发器的数据输入端和所述与门的第一输入端，所述第二同步D触发器的输出端输出二级同步信号div_syn_1至所述与门的第二输入端，所述二级同步信号div_syn_1为滞后于所述一级同步信号div_syn_0延迟了1个所述串行时钟信号SCLK的时钟周期的反相信号。所述与门的输出端输出转换信号至第三同步D触发器的数据输入端。所述转换信号为脉宽为1个SCLK周期，周期为N个SCLK周期的信号，所述转换信号接入至所述第三同步D触发器的输入端，由SCLK同步采样，所述第三同步D触发器的输出端输出转换脉冲信号DIV_SEL，所述转换脉冲信号DIV_SEL的周期等于所述并行数据采样时钟信号的周期，所述串化信号与所述半速率正交时钟信号的边沿对齐。
本实施例仅代表本发明的其中一种实现方式，其中所述第一分频器可以自由选择各种电路实现接结构，同时内部的同步单元可视实际电路的时序约束灵活调整。
在本实施例中，所述正交时钟产生电路13包括第二分频器、第一正交D触发器和第二正交D触发器。
如图3所示，所述第二分频器、所述第一正交D触发器和所述第二正交D触发器的时钟端共同接入所述串行时钟信号SCLK，所述第一正交D触发器和所述第二正交D触发器的复位清零端接入所述初级同步信号，所述第二分频器的复位端接入所述同步复位信号，所述串行时钟信号SCLK经所述第二分频器产生一个周期为N*TSCLK的二分频信号，所述第二分频器的输出端输出至所述第一正交D触发器的数据输入端，所述二分频信号上升沿与所述并行时钟信号DCLK上升沿相位差保持在1个SCLK周期内。图5是本发明实施例的一种半速率正交采样时钟产生模块的时序图，如图5所示，通过SCLK同步采样所述二分频信号，所述二分频信号经过串行时钟信号SCLK同步后产生半速率时钟信号DDRCLK_I，所述第一正交D触发器的输出端输出所述半速率时钟信号DDRCLK_I至所述第二正交D触发器的数据输入端，再用串行时钟信号SCLK的反向时钟同步采样，即所述半速率时钟信号DDRCLK_I得到一个相位差为90°的正交半速率时钟信号DDRCLK_Q，所述半速率时钟信号DDRCLK_I再经SCLK的反相同步后，得出所述半速率正交时钟信号DDRCLK_Q，所述第二正交D触发器的输出端输出所述半速率正交时钟信号DDRCLK_Q。
在本实施例中，所述时钟驱动电路2为一个平衡树，通过精确匹配从所述半速率正交采样时钟产生电路1到M个数据通道和时钟通道之间的路径长度和并串缓冲单元个数，从而实现精确匹配。
图6是本发明实施例的一种时钟树平衡的示意图，如图6所示，在本实施例中，所述时钟驱动电路2采用平衡二叉树的结构实现各通路之间的绝对平衡，所述时钟驱动模块2包括级联的M个并串缓冲单元(未图示)，所述转换脉冲信号DIV_SEL和所述半速率正交时钟信号经所述M个并串缓冲单元驱动并复制后生成M路转换控制信号和M路半速率控制信号，其中每条驱动路径上的缓冲单元个数可视负载情况和时序要求灵活设置。缓冲器电路的实现也可以有多种形式，所述缓冲单元的结构包括反相器结构或CML结构，一种常见的实现电路为反相器结构。所述缓冲单元的结构根据驱动信号的频率和负载情况可灵活设置驱动电路结构，不仅限于反相器结构或CML结构。本发明通过将平衡树提前，先产生半速率正交时钟信号DDRCLK_Q并驱动到各个通道，降低了平衡树上的信号干扰问题和动态电流的消耗，同时，通过全定制办法设计的时钟树，保证路径的绝对匹配，使电路能实现更高的时序表现。
半速率并串转换模块包括与所述M个并串缓冲单元对应耦连的M个半速率并串转换电路和选择器，M路并行数据信号分别接入所述M个半速率并串转换电路的输入端，所述M个半速率并串转换电路输出端输出M个初级串行信号，所述初级串行信号共同连接至所述选择器的输入端，所述选择器的控制端接入所述半速率正交时钟信号，输出端输出串化信号。
所述半速率并串转换电路包括耦连的第一转换电路、第二转换电路和转换选择器。所述第一转换电路和所述第二转换电路的输出端分别连接所述选择器的输入端，所述第一转换电路的输出端输出第一转换信号，所述第二转换电路的输出端输出第二转换信号，所述选择器的输入端分别接入所述第一转换信号和所述第二转换信号，控制端接入所述半速率正交时钟信号，输出端输出所述串化信号；其中，所述半速率正交时钟信号为低电平，所述串化信号为所述第一转换信号；所述半速率正交时钟信号为高电平，所述串化信号为所述第二转换信号。
在一实施例中，所述半速率并串转换电路包括(N+1)个D触发器单元和(N-1)个选择器单元。其中(N-1)个选择器和N个D触发器单元用于实现N比特并行数据的采样串化通路，剩余的1个D触发器用于产生一个与正交时钟同步的转换控制信号。其中半速率正交时钟信号DDRCLK_Q的上升沿用于并行数据信号的偶数位的串化采样输出，半速率正交时钟信号DDRCLK_Q的下降沿用于并行数据信号的奇数位的串化采样输出。对于偶数位串化采样输出通路，转换控制信号DIV_SEL为低时，整个通路作为移位器电路，数据从左到右依次输出，当转换控制信号DIV_SEL为高时，将并行数据的偶数比特位更新到通路上各个DFF中。由于DIV_SEL的周期等于并行数据采样时钟信号的周期，因此保证并行数据的每个比特信息都能更新输出。奇数位的工作原理与偶数位一样，转换控制信号为DIV_SEL_ODD。最后，通过一个半速率正交时钟信号DDRCLK_Q控制的选择器对奇偶两条通路的输出合并，得到最终的串化输出串化信号SOUT。串化信号SOUT与半速率正交时钟信号DDRCLK_Q边沿对齐，仅保持一个选择器单元的延迟。
所述半速率并串转换电路的输入信号除了来自于时钟树的半速率控制信号DDRCLK_Q<M-1:0>和转换控制信号DIV_SEL<M-1:0>，还包括M路并行数据信号D0<N-1:0>～DM-1<N-1:0>，该信号经并串转换后变成串行信号S<M-1:0>分别输出。
图7是本发明实施例的一种半速率并串转换模块的示意图，如图7所示，在本实施例中，N为偶数，所述第一转换电路和所述第二转换电路均包含N/2个转换D触发器单元和(N/2-1)个转换选择器单元。其中，除了最高的奇数位和最高的偶数位数据连接的转换D触发器之外，其余(N/2-1)个重复级联单元均由一个转换选择器加一个转换D触发器构成。
其中，所述第一转换电路从输入端到输出端，转换D触发器的输入端依次连接D<N-2>、DQ<N-4>……DQ<0>，输出信号依次为Q<N-2>、Q<N-4>……Q<0>，所述转换选择器的输入端分别连接来自于前级转换D触发器和并行数据信号的一个比特位，转换选择器的控制信号为DIV_SEL。当DIV_SEL为低时，转换选择器分别输出前级D触发器的采样输出信号Q<N-2>、Q<N-4>……Q<2>，当DIV_SEL为高时，转换选择器输出并行数据信号D<N-4>、D<N-6>……D<0>。同样的，所述第二转换电路从输入端到输出端，转换D触发器的输入端依次连接D<N-1>、DQ<N-3>……DQ<1>，输出信号依次为Q<N-1>、Q<N-3>……Q<1>，转换选择器MUX的输入端分别连接来自于前级D触发器和并行数据信号的一个比特位，转换选择器的控制信号为DIV_SEL_ODD，该信号为DIV_SEL经半速率正交时钟信号DDRCLK_Q同步后的信号，比DIV_SEL信号晚一个串行时钟周期TSCLK。当DIV_SEL_ODD为低时，转换选择器分别输出前级D触发器的采样输出信号Q<N-1>、Q<N-3>……Q<3>，当DIV_SEL_ODD为高时，转换选择器输出并行数据信号D<N-3>、D<N-5>……D<1>。所述第一转换电路的最终输出信号为Q<0>，所述第二转换电路的最终输出信号为Q<1>，所述第一转换电路和所述第二转换电路的两路信号连接到最后一级的转换选择器的两个输入端，该转换选择器选择控制信号为半速率正交时钟信号DDRCLK_Q，当半速率正交时钟信号DDRCLK_Q为低时，选择所述第一转换电路的信号Q<0>输出，当半速率正交时钟信号DDRCLK_Q为高时，选择所述第二转换电路的信号Q<1>输出。本发明的半速率并串转换模块采用半速率架构，进一步降低了动态电流消耗，并有利于更好的时钟和数据通道的时序对齐。
在本实施例中，所述第一转换电路的D触发器采样时钟为半速率正交时钟信号DDRCLK_Q，所述第二转换电路的D触发器的采样时钟为半速率正交时钟信号DDRCLK_Q的反相信号。所述半速率正交时钟信号DDRCLK_Q的上升沿用于所述并行数据信号的偶数位的串化采样，下降沿用于所述并行数据信号的奇数位的串化采样，所述转换脉冲信号DIV_SEL的周期等于所述并行数据信号的采样时钟的周期，所述串化信号与所述半速率正交时钟信号的边沿对齐。
在另一实施例中，N为奇数，所述第一转换电路包含(N-1)/2个D触发器单元和((N-1)/2-1)个转换选择器单元，所述第二转换电路包含(N+1)/2个转换D触发器单元和((N+1)/2-1)个转换选择器单元。同样的，在所述第一转换电路和所述第二转换电路中，除了最高的奇数位和最高的偶数位数据连接的转换D触发器之外，后面的级联单元均由一个转换选择器加一个转换D触发器构成。在所述第二转换电路，从输入端到输出端，转换D触发器的输入端依次连接D<N-1>、DQ<N-3>……DQ<0>，输出信号依次为Q<N-1>、Q<N-3>……Q<0>。转换选择器的控制信号为DIV_SEL。当DIV_SEL为低时，选择器分别输出前级转换D触发器的采样输出信号Q<N-1>、Q<N-3>……Q<2>，当DIV_SEL为高时，转换选择器输出并行数据信号D<N-3>、D<N-5>……D<0>。在所述第一转换电路，从输入端到输出端，转换D触发器的输入端依次连接D<N-2>、DQ<N-4>……DQ<1>，输出信号依次为Q<N-2>、Q<N-4>，……Q<1>。转换选择器的控制信号为DIV_SEL_ODD。当DIV_SEL_ODD为低时，转换选择器分别输出前级转换D触发器的采样输出信号Q<N-2>、Q<N-4>……Q<3>，当DIV_SEL_ODD为高时，转换选择器输出并行数据信号D<N-4>、D<N-6>……D<1>。所述第二转换电路的最终输出信号为Q<0>，在所述第一转换电路的最终输出信号为Q<1>，所述第一转换电路和所述第二转换电路的两路信号连接到最后一级的转换选择器的两个输入端，该转换选择器选择控制信号为半速率正交时钟信号DDRCLK_Q，当半速率正交时钟信号DDRCLK_Q为低时，选择所述第二转换电路信号的Q<0>输出，当半速率正交时钟信号DDRCLK_Q为高时，选择在所述第一转换电路的信号Q<1>输出。
图8是图七的半速率并串转换模块对应的时序图，如图8所示，上述实施例的串化输出顺序为从低比特位开始依次数据，最后输出高比特位。在一些高速IO协议中，不排除要求高比特位先输出的要求，那么可以将上述实施例的输入信号D<N-1>～D<0>的连接方式改为对应的D<0>～D<N-1>连接，则可实现从高比特开始的串化输出。
在本实施例中，系统支持前向时钟传输，高速多通道并串转换电路还包括1个DDR时钟产生电路，所述半速率正交采样时钟产生模块还输出半速率时钟信号，所述时钟驱动模块还包括1个时钟缓冲单元驱动所述半速率时钟信号，即本发明的时钟驱动模块共包括(M+1)个缓冲单元，所述(M+1)个缓冲单元的路径长度相同。在本实施例中，所述半速率时钟信号经缓冲单元驱动后输出至所述DDR时钟产生电路；所述DDR接口时钟产生电路包括DDR选择器，所述DDR选择器的控制端接入所述半速率时钟信号，第一输入端接入所述低电平，第二输入端接入所述高电平，输出端输出DDR时钟信号。所述DDR时钟信号与所述半速率时钟信号相位对齐。
图9是本发明实施例的一种DDR时钟产生电路的示意图，在本实施例中，所述DDR接口时钟产生电路包含一个时钟选择器，所述时钟选择器的控制端连接DDRCLK_I，输入端分别连接一个固定的低电平和高电平，在半速率时钟信号DDRCLK_I为低电平时，时钟输出低半周期，在半速率时钟信号DDRCLK_I为高电平时，时钟输出高半周期。因此所输出的信号SCLK与半速率时钟信号DDRCLK_I相位对齐，仅保持一个选择器单元的延迟。该延迟与数据通道保持一致。实现了时序上的精确匹配，达到更精确的通道对齐标准。
基于本发明的高速多通道并串转换电路，所述转换脉冲信号、所述半速率时钟信号和所述半速率正交时钟信号的产生与所述并行时钟信号上升沿之间的延迟保持在若干个串行时钟周期内，且均与串行时钟信号时钟同步，从而实现内部采样时序的控制。同时，通过将平衡树提前，先产生半速率正交时钟并驱动到各个通道，降低了平衡树上的信号干扰问题和动态电流的消耗，同时保证路径的绝对匹配，使电路能实现更高的时序表现。此外，半速率并串转换模块包括与所述M个并串缓冲单元对应耦连的M个半速率并串转换电路和选择器，M路并行数据信号分别接入所述M个半速率并串转换电路的输入端，所述M个半速率并串转换电路输出端输出M个初级串行信号，所述初级串行信号共同连接至所述选择器的输入端，所述选择器的控制端接入所述半速率正交时钟信号，输出端输出串化信号，通过耦连的第一转换电路、第二转换电路和转换选择器实现半速率架构，进一步降低了动态电流消耗，并有利于更好的时钟和数据通道的时序对齐，具有显著的意义。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。