阅读说明：本技术 非易失性存储器装置、存储装置和存储器控制器操作方法 (Nonvolatile memory device, and memory controller operating method ) 是由 郑凤吉 于 2019-12-27 设计创作，主要内容包括：提供了非易失性存储器装置、存储装置和存储器控制器操作方法。所述非易失性存储器装置包括：接收并且解码第一命令和第二命令的命令解码器；在解码第一命令的命令解码器的控制下生成第一控制信息的第一控制电路；在解码第二命令的命令解码器的控制下生成第二控制信息的第二控制电路；包括基于第一控制信息操作的第一存储器单元的第一存储体；以及包括基于第二控制信息操作的第二存储器单元的第二存储体。响应于第一命令从第一存储体输出数据的第一时间不同于响应于第二命令从第二存储体输出数据的第二时间。(A non-volatile memory device, a storage device, and a memory controller operating method are provided. The non-volatile memory device includes: a command decoder that receives and decodes the first command and the second command; a first control circuit that generates first control information under control of a command decoder that decodes the first command; a second control circuit that generates second control information under control of a command decoder that decodes the second command; a first bank including a first memory cell operating based on first control information; and a second bank including a second memory cell operating based on the second control information. A first time to output data from the first bank in response to the first command is different from a second time to output data from the second bank in response to the second command.)

非易失性存储器装置、存储装置和存储器控制器操作方法

本申请要求于2019年4月22日在韩国知识产权局提交的第10-2019-0046813号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。

技术领域

在此描述的发明构思的实施例涉及半导体存储器装置，更具体地，涉及包括在不同操作模式下操作的存储体的非易失性存储器装置、存储器控制器的操作方法以及包括非易失性存储器装置和存储器控制器的存储装置。

背景技术

基于存储器系统的操作目的和将被读取或写入的数据的特性，对主机向存储器系统发送的请求进行分类。例如，主机的请求可被用于请求存储器系统以最高速度操作、请求存储器系统的最小功耗、或者请求具有高可靠性的操作。

为了使性能最大化，存储器系统应该基于主机的不同请求执行单独的操作。为此，需要根据主机的不同请求通过将存储器系统中的存储器装置划分为多个区域并且分别控制这样划分的区域来控制存储器装置。

发明内容

发明构思的实施例提供了非易失性存储器装置、存储器控制器的操作方法以及包括非易失性存储器装置和存储器控制器的存储装置。

根据一些示例实施例，一种非易失性存储器装置可包括：接收并且解码第一命令和第二命令的命令解码器；在解码第一命令的命令解码器的控制下生成第一控制信息的第一控制电路；在解码第二命令的命令解码器的控制下生成第二控制信息的第二控制电路；包括基于第一控制信息操作的第一存储器单元的第一存储体；以及包括基于第二控制信息操作的第二存储器单元的第二存储体。响应于第一命令从第一存储体输出数据的第一时间可不同于响应于第二命令从第二存储体输出数据的第二时间。

根据一些示例实施例，一种与存储器装置连接的存储器控制器的操作方法可包括：将存储器装置的多个存储体划分成在第一模式下操作的存储体和在不同于第一模式的第二模式下操作的存储体；从主机接收与第一模式对应的第一请求，并且响应于第一请求将与在第一模式下操作的存储体中的第一存储体对应的第一存储体地址发送到存储器装置；并且还从主机接收与第二模式对应的第二请求，并且响应于第二请求将与在第二模式下操作的存储体中的第二存储体对应的第二存储体地址发送到存储器装置。

根据一些示例实施例，一种存储装置可包括：非易失性存储器装置，包括第一存储体、第二存储体、配置为响应于第一控制信息控制第一存储体的第一控制电路和配置为响应于第二控制信息控制第二存储体的第二控制电路；以及存储器控制器，被配置为响应于主机读取第一存储体的第一请求，将第一读取命令发送到非易失性存储器装置，并且被配置为响应于主机读取第二存储体的第二请求，将第二读取命令发送到非易失性存储器装置。从存储器控制器发送第一读取命令的时间到存储器控制器接收到与第一读取命令对应的第一存储体的数据的时间的第一时延可不同于从存储器控制器发送第二读取命令的时间到存储器控制器接收到与第二读取命令对应的第二存储体的数据的时间的第二时延。

附图说明

通过参照附图对发明构思的示例实施例进行详细描述，发明构思的以上目的和特征以及其它目的和特征将变得明显。

图1是示出根据发明构思的一些示例实施例的非易失性存储器装置的框图。

图2是根据发明构思的一些示例实施例的非易失性存储器装置的架构。

图3是示出包括在图1的非易失性存储器装置中的存储器单元阵列的示例的框图。

图4是示出随着时间的推移向图1的第一存储体和第二存储体提供写入电压的曲线图。

图5是示出随着时间的推移向图1的第一存储体和第二存储体提供位线电压的曲线图。

图6是示出根据发明构思的一些示例实施例的包括图1的非易失性存储器装置的存储装置的框图。

图7是提供给图6的非易失性存储器装置的信号的时序图。

图8是示出根据发明构思的一些示例实施例的包括图2的非易失性存储器装置的存储装置的框图。

图9是示出图6的存储器控制器的框图。

图10是示出根据发明构思的一些示例实施例的存储器控制器的操作方法的流程图。

图11是示出根据发明构思的一些示例实施例的用于改变包括在非易失性存储器装置中的存储体的类别的方法的流程图。

具体实施方式

以下，发明构思的实施例将被详细并且清楚地描述到使本领域普通技术人员容易地实现发明构思的程度。

图1是示出根据发明构思的一些示例实施例的非易失性存储器装置的框图。非易失性存储器装置100可包括：命令解码器110、地址缓冲器120、第一控制电路130、第二控制电路140、第一存储体150、第二存储体160、和/或输入/输出电路170。

非易失性存储器装置100可从外部装置(例如，存储器控制器)接收命令CMD和地址ADDR。非易失性存储器装置100可基于命令CMD和地址ADDR将数据DQ写入第一存储体150和第二存储体160中的一个。非易失性存储器装置100可基于命令CMD和地址ADDR读取存储在第一存储体150和第二存储体160中的一个中的数据，并且可输出读取的数据作为数据DQ。

在一些示例实施例中，命令解码器110、第一控制电路130、第二控制电路140、存储器控制器和/或其任何部分中的一个或多个或全部可被包括在、可包括、和/或可被实现为处理电路(诸如，包括逻辑电路的硬件)、硬件/软件组合(诸如，执行软件的处理器)、和它们的组合中的一个或多个实例。例如，处理电路更具体地可包括但不限于：中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SOC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。在一些示例实施例中，处理电路可包括非暂时性计算机可读取存储装置(例如，存储器装置)和处理器，非暂时性计算机可读取存储装置例如是固态驱动器(SSD)并存储指令的程序，处理器被配置为执行指令的程序以实现命令解码器110、第一控制电路130、第二控制电路140和存储器控制器中的一个或多个或全部的功能。

命令解码器110可解码从外部装置(例如，存储器控制器)接收的命令CMD。命令解码器110可接收地址ADDR。命令解码器110可参照包括在地址ADDR中的存储体地址BA来确定接收的命令CMD是与第一存储体150相关联还是与第二存储体160相关联。命令解码器110可基于命令CMD和地址ADDR来选择和/或激活第一控制电路130和第二控制电路140中的一个。例如，命令CMD可包括针对第一存储体150或第二存储体160的读取命令、写入命令、激活命令、更新命令，和/或针对第一存储体150或第二存储体160的重新分类命令。

地址缓冲器120可从外部装置(例如，存储器控制器)接收地址ADDR。地址缓冲器120可向命令解码器110提供地址ADDR。地址缓冲器120可在命令解码器110的控制下向第一控制电路130和第二控制电路140中的一个提供地址ADDR。

在命令解码器110的控制下，地址缓冲器120可向行解码器152和行解码器162提供接收的地址ADDR作为行地址RA，和/或可向列解码器153和列解码器164提供接收的地址ADDR作为列地址CA。

第一控制电路130可在命令解码器110的控制下生成第一控制信息，并且可向第一存储体150提供基于第一控制信息的第一控制信号CTRL1。第二控制电路140可在命令解码器110的控制下生成第二控制信息，并且可向第二存储体160提供基于第二控制信息的第二控制信号CTRL2。第一控制电路130和第二控制电路140可分别通过使用第一控制信号CTRL1和第二控制信号CTRL2控制第一存储体150和第二存储体160的操作。

第一控制信号CTRL1可包括用于控制行解码器152的第一行控制信号CTRL1_RA、用于控制列解码器153的第一列控制信号CTRL1_CA、以及用于控制写入驱动器154和感测放大器155的第一读取/写入控制信号CTRL1_RW。第二控制信号CTRL2可包括用于控制行解码器162的第二行控制信号CTRL2_RA、用于控制列解码器163的第二列控制信号CTRL2_CA、以及用于控制写入驱动器164和感测放大器165的第二读取/写入控制信号CTRL2_RW。将参照图4和图5更全面地描述第一行控制信号CTRL1_RA、第二行控制信号CTRL2_RA、第一列控制信号CTRL1_CA、第二列控制信号CTRL2_CA、第一读取/写入控制信号CTRL1_RW和第二读取/写入控制信号CTRL2_RW。

第一控制电路130可包括寄存器R1。第二控制电路140可包括寄存器R2。寄存器R1和寄存器R2可分别包括与第一存储体150和第二存储体160的操作的模式、操作特性以及操作设置相关联的第一控制信息和第二控制信息。这里，第一存储体150的操作的模式、操作特性以及操作设置可包括第一存储体150操作的速度、第一存储体150的功耗、以及关于第一存储体150操作的可靠性的信息中的至少一个。第一控制电路130可参照寄存器R1生成第一控制信号CTRL1。第二控制电路140可参照寄存器R2生成第二控制信号CTRL2。

在一些示例性实施例中，命令解码器110可从外部装置(例如，主机)接收针对第一存储体150的更新请求。在接收更新请求的命令解码器110的控制下，第一控制电路130可不存储第一控制信息而存储第二控制信息。当命令解码器110从外部装置接收针对第一存储体150的存储器单元的命令时，第一存储体150的存储器单元可基于第二控制信息而非第一控制信息进行操作。

第一存储体150可包括基于第一控制信息操作的存储器单元MC。第二存储体160可包括基于第二控制信息操作的存储器单元MC。第一存储体150和第二存储体160可独立地或同时地执行写入操作和读取操作。写入操作可包括将存储器单元MC的逻辑值从第一逻辑值“0”改变为第二逻辑值“1”的置位操作，以及将存储器单元MC的逻辑值从第二逻辑值“1”改变为第一逻辑值“0”的复位操作。这里，通过置位操作和复位操作被存储在存储器单元MC中的逻辑值仅是示例。

第一存储体150和第二存储体160可基于操作设置的信息执行写入操作或读取操作。这里，操作设置的信息可包括关于用于对第一存储体150和第二存储体160执行写入操作或读取操作的一个或多个信号的信息。在一些示例实施例中，操作设置的信息可包括关于位线信号、字线信号、置位信号和复位信号的信息。关于位线信号、字线信号、置位信号和复位信号的信息可包括但不限于关于每个信号的幅度、脉冲持续时间(或脉冲周期)和时序的信息。

第一存储体150和第二存储体160可以在不同的模式下进行操作。例如，第一存储体150可在可靠性低、功耗高或速度快的模式下进行操作；第二存储体160可在可靠性高、功耗低或速度慢的另一模式下进行操作。

一个示例在图1中被示出为：包括在非易失性存储器装置100中的存储体的数量是“2”，但是发明构思不限于此。包括在非易失性存储器装置100中的存储体的数量不限于任何数量。

第一存储体150可包括存储器单元阵列151、行解码器152、列解码器153、写入驱动器154和感测放大器155。第二存储体160可包括存储器单元阵列161、行解码器162、列解码器163、写入驱动器164和感测放大器165。第二存储体160可被实现为与第一存储体150基本相同。因此，以下将描述第一存储体150和第一存储体150的组件，并且将省略与第二存储体160和第二存储体160的组件相关联的描述以避免冗余。

在图1中，将在第一存储体150包括存储器单元阵列151、行解码器152、列解码器153、写入驱动器154和感测放大器155的情况下给出描述。然而，与图1不同，第一存储体150可仅被称为存储器单元阵列151，并且行解码器152、列解码器153、写入驱动器154和感测放大器155可被包括在任何其他组件中。

存储器单元阵列151可包括连接到多条字线WL和多条位线BL的多个存储器单元MC。多个存储器单元MC中的每个可被连接在多条字线WL之一与多条位线BL之一之间。例如，存储器单元阵列151可以是交叉点存储器单元阵列。存储器单元阵列151可以以多个区块(tile)(未示出)为单位进行控制。存储器单元阵列151可包括DRAM(动态随机存取存储器)单元、SRAM(静态随机存取存储器)单元、PRAM(相变随机存取存储器)单元、ReRAM(电阻随机存取存储器)单元、FeRAM(铁电随机存取存储器)单元、TRAM(晶闸管随机存取存储器)单元、MRAM(磁性随机存取存储器)单元等，但是发明构思不限于此。存储器单元阵列151将参照图3更充分地进行描述。

行解码器152可通过多条字线WL与存储器单元阵列151进行连接。行解码器152可从地址缓冲器120接收行地址RA。行解码器152可基于行地址RA选择多条字线WL中的至少一条。行解码器152可向选择的字线施加选择电压和/或选择电流，并且可向未选择的字线施加非选择电压和/或非选择电流。

列解码器153可与数据线DL连接。列解码器153可通过多条位线BL与存储器单元阵列151连接。列解码器153可从地址缓冲器120接收列地址CA。列解码器153可基于列地址CA选择多条位线BL中的至少一条。

在写入操作中，写入驱动器154可将数据写入存储器单元MC中。在这种情况下，写入驱动器154可通过执行置位操作或复位操作使得存储器单元MC的电阻值被改变，来写入数据。在置位操作或复位操作中，写入驱动器154可向存储器单元MC施加写入脉冲。写入驱动器154可与多条数据线DL连接。

感测放大器155可关于第一存储体150中的存储器单元生成具有根据第一控制信息确定的幅度或脉冲周期的第一读取信号。第一控制电路130可从包括在第一存储体150中的至少一个存储器单元加载第一读取信号的幅度或脉冲周期的值。

在读取操作中，感测放大器155可从存储器单元MC读取数据。在这种情况下，感测放大器155可通过确定存储器单元MC的电阻值的范围来读取数据。感测放大器155可与多条数据线DL连接。感测放大器155也可称为“读取电路”。

输入/输出电路170可与第一存储体150和第二存储体160中的一个交换数据DQ。此外，输入/输出电路170可与外部装置(例如，存储器控制器)交换数据DQ。

输入/输出电路170可将数据DQ从第一存储体150和第二存储体160中的一个发送到外部装置，并且可将数据DQ从外部装置发送到第一存储体150和第二存储体160中的一个。

图2是根据发明构思的一些示例实施例的非易失性存储器装置的架构。图2将参照图1进行描述。非易失性存储器装置200可包括第一存储体211至第十六存储体226以及***电路PERI。非易失性存储器装置200可以是交叉点非易失性存储器装置。第一存储体211至第十六存储体226以及***电路PERI可形成在半导体基底上。以下，假设第一存储体211是图1的第一存储体150。

如图1的第一存储体150，第一存储体211可包括存储器单元阵列151、行解码器152、列解码器153、写入驱动器154和感测放大器155。然而，第一存储体211还可包括第一控制电路130。

第一存储体211被划分为第一区域230、第二区域240和第三区域250。第一存储体211可在第一区域230至第三区域250中包括存储器单元阵列151。存储器单元阵列151可被放置在第一区域230和第三区域250中。用于控制存储器单元阵列151的电路(例如，第一控制电路130)可被放置在第二区域240中。

第一存储体211可在第二区域240中包括行解码器152、列解码器153、写入驱动器154、感测放大器155和第一控制电路130。

第二存储体212至第十六存储体226可具有与第一存储体211相同的结构和配置。第二存储体212至第十六存储体226中的每个可包括第一存储体150中的组件。

第一存储体211至第十六存储体226可彼此独立地执行写入操作或读取操作。例如，第一存储体211至第十六存储体226可基于不同的操作设置信息来执行写入操作或读取操作。针对另一示例，第一存储体211至第十六存储体226中的每个可被分类为基于第一操作设置信息执行写入操作或读取操作的存储体，或者基于第二操作设置信息执行写入操作或读取操作的存储体。例如，第一存储体211可基于第一操作设置信息执行写入操作或读取操作，并且第二存储体212至第十六存储体226可基于第二操作设置信息执行写入操作或读取操作。

参照图2，包括在非易失性存储器装置200中的存储体的数量是“16”，但是发明构思不限于此。即，包括在非易失性存储器装置200中的存储体的数量不限于任何数量。

***电路PERI可从外部装置(例如，存储器控制器)接收地址ADDR、命令CMD和控制信号CTRL。***电路PERI可响应于接收的信号与外部装置(例如，存储器控制器)交换数据DQ。***电路PERI可包括命令解码器260、地址缓冲器270和输入/输出电路280。命令解码器260、地址缓冲器270和输入/输出电路280可分别与图1的命令解码器110、地址缓冲器120和输入/输出电路170基本相同。命令解码器260、地址缓冲器270和输入/输出电路280可与第二区域240中的组件连接。

关于第一存储体211至第十六存储体226，制造工艺、提供给第一存储体211至第十六存储体226的电信号、以及根据第一存储体211至第十六存储体226的使用的劣化程度可彼此不同。这样，用于操作第一存储体211至第十六存储体226的优化信号(例如，读取信号和写入信号)之间的差异可增加。此外，因为一个存储体基于存储体地址被选择并且进行操作，所以该存储体中的组件之间的特性差异可小于不同存储体中的组件之间的特性差异。特性差异可取决于保持时间、温度、控制信号的传输路径或提供给写入驱动器的脉冲的变化的程度。在发明构思中，因为包括在非易失性存储器装置200中的第一存储体211至第十六存储体226根据各自的操作设置进行操作，所以非易失性存储器装置200的性能可被优化。

图3是示出包括在图1的非易失性存储器装置中的存储器单元阵列的示例的框图。一个示例在图3中被示出为：存储器单元阵列151包括以二维结构布置的存储器单元MC，但是存储器单元MC可以以三维结构进行布置。

存储器单元MC可被排列成行和列。行中的存储器单元MC可连接到第一字线WL1至第i字线WLi。列中的存储单元MC可连接到第一位线BL1至第j位线BLj。这里，根据一些示例实施例，字线的数量“i”、位线的数量“j”和存储器单元的数量可不同地进行改变。

存储器单元MC中的每个可连接到一条字线和一条位线。根据一些示例实施例，存储器单元MC中的每个可包括可变电阻元件“R”和选择元件“D”。这里，可变电阻元件“R”可被称为“可变电阻材料”，并且选择元件“D”可被称为“开关元件”。

在一些示例实施例中，可变电阻元件“R”可连接在第一字线WL1至第i字线WLi之一与选择元件“D”之间，并且选择元件“D”可连接在可变电阻元件“R”与第一位线BL1至第j位线BLj之一之间。然而，发明构思不限于此。例如，选择元件“D”可连接在第一字线WL1至第i字线WLi之一与可变电阻元件“R”之间，并且可变电阻元件“R”可连接在选择元件“D”与第一位线BL1至第j位线BLj之一之间。

根据一些示例实施例，可变电阻元件“R”可通过施加到其上的电脉冲而具有多个电阻状态中的一个。在一些示例实施例中，可变电阻元件“R”可包括相变材料，其晶体(或结晶)状态根据电压大小或电流量而变化。相变材料可包括各种材料，诸如，GaSb、InSb、InSe、Sb₂Te₃、GeTe、GeSbTe(又叫做GST)、GaSetE、InSbTe、SnSb₂Te₄、InSbGe、AgInSbTe、(GeSN)SbTe、GeSb(SeTe)和/或Te₈₁Ge₁₅Sb₂S₂。

相变材料可具有具有相对大的电阻的非晶态和具有相对小的电阻的晶态。相变材料的相可通过根据电流的量生成的焦耳热进行改变。可通过使用相变材料的相变来写入数据。

选择元件“D”可连接在第一字线WL1至第i字线WLi之一与第一位线BL1至第j位线BLj之一之间，并且可基于施加到与选择元件“D”连接的字线和位线的信号(例如，字线信号和位线信号)来控制向可变电阻元件“R”的电压或电流的供应。在一些示例实施例中，选择元件“D”可以是PN结二极管或PIN结二极管。二极管的阳极可连接到可变电阻元件“R”，并且二极管的阴极可连接到第一字线WL1至第i字线WLi之一。在这种情况下，当二极管的阳极与阴极之间的电压差大于二极管的阈值电压时，二极管可被导通，并且因此可向可变电阻元件“R”提供电流。一个示例在图3中被示出为：选择元件“D”是二极管，但是发明构思不限于此。例如，选择元件“D”可用可切换元件(例如，晶体管)实现。

如在发明构思的一些示例实施例中，存储器单元阵列151可用三维(3D)存储器阵列进行实现。三维存储器阵列可以以具有布置在与硅基底和存储器单元的操作相关的电路上的有源区的存储器单元阵列的一个或多个物理层单片地(monolithically)形成。与存储器单元的操作相关的电路可位于基底中和/或基底上。术语“单片”是指所述阵列的每个水平(level)的层直接沉积在所述阵列的每底水平的层上。3D存储器阵列可被配置使得包括至少一个存储器单元的开关元件和可变电阻元件根据垂直方向被垂直布置。

图4是示出随着时间的推移向图1的第一存储体和第二存储体提供写入电压的曲线图。将参照图1描述图4。图4中仅示出了写入电压，但图4的原理可等同地应用到第一存储体150和第二存储体160的读取电压。

第一存储体150的写入电压可以是提供给包括在第一存储体150中的存储器单元用于第一存储体150的写入操作的电压。第二存储体160的写入电压可以是提供给包括在第二存储体160中的存储器单元用于第二存储体160的写入操作的电压。

在图4中，响应于第一控制信号CTRL1，第一控制电路130可基于具有幅度“W1–Vss”的第一存储体150的写入电压，对包括在第一存储体150中的存储器单元执行写入操作。响应于第二控制信号CTRL2，第二控制电路140可基于具有幅度“W2–Vss”的第二存储体160的写入电压，对包括在第二存储体160中的存储器单元执行写入操作。即，第一存储体150和第二存储体160可基于具有不同幅度的写入电压进行操作。参照图4，因为第二存储体160的写入电压的幅度小于第一存储体150的写入电压的幅度，所以第二存储体160的功耗可小于第一存储体150的功耗。这样，非易失性存储器装置100可设置存储体，使得功耗不同。

参照图4，第一存储体150的写入电压的脉冲持续时间可以是T1，并且第二存储体160的写入电压的脉冲持续时间可以是T2。T1和T2可彼此不同。这里，由于第一存储体150和第二存储体160的写入电压的激活时间、去激活时间、施加时间和非施加时间之间的不同，因此T1和T2可彼此不同。

例如，在T1和T2彼此不同的情况下，T1可大于T2。第一存储体150的写入电压的脉冲持续时间可大于第二存储体160的写入电压的脉冲持续时间，因此，第一存储体150可以以比第二存储体160高的可靠性进行操作。相反，第二存储体160的写入电压的脉冲持续时间可小于第一存储体150的写入电压的脉冲持续时间，因此，第二存储体160可以比第一存储体150更快地进行操作。

可在执行第一存储体150的写入/读取操作的同时激活第二存储体160。在一些示例实施例中，响应于第一控制信号CTRL1中的第一读取/写入控制信号CTRL1_RW，第一存储体150的第一写入驱动器154可向包括在第一存储体150中的存储器单元提供写入脉冲，并且可提供第一存储体150的存储器单元两端的电压。第一控制电路130可基于第一存储体150的存储器单元两端的电压对第一存储体150的存储器单元执行读取操作。当对第一存储体150的存储器单元执行读取操作时，响应于第二控制信号CTRL2中的第二读取/写入控制信号CTRL2_RW，第二写入驱动器164可向包括在第二存储体160中的存储器单元提供写入脉冲，并且可提供第二存储体160的存储器单元两端的电压。

图5是示出随着时间的推移向图1的第一存储体和第二存储体提供位线电压的曲线图。图5将参照图1进行描述。图5中仅示出第一存储体150和第二存储体160的位线电压，但图5的原理可等同地应用到第一存储体150和第二存储体160的字线电压。

响应于从第一控制电路130输出的第一控制信号CTRL1中的第一行控制信号CTRL1_RA，图1的第一存储体150中的列解码器153可对在待机状态下的与第一存储体150中的存储器单元连接的位线进行放电。这里，位线的放电可表示向位线施加接地电压Vss或放电电压。列解码器153可在从外部装置接收读取请求之后在时间t10对与第一存储体150中的存储器单元连接的位线进行预充电。这里，位线的预充电可表示向位线施加大于“0”的电压(例如，图5的预充电电压Vpre)，而不是接地电压Vss或放电电压。

在当完成预充电操作时的时间t11，第一控制电路130可对第一存储体150中的存储器单元执行读取操作。例如，在读取操作中，可将大于预充电电压Vpre的读取电压Vread(＝2Vpre)施加到与第一存储体150中的存储器单元连接的位线。

在当完成读取操作时的时间t12，可执行恢复操作。即，可将与第一存储体150中的存储器单元连接的位线的电压恢复到预充电电压Vpre。然而，在其他一些实施例中，可省略恢复操作。

在当完成恢复操作时的时间t13，接地电压Vss可施加到与第一存储体150中的存储器单元连接的位线。即，可将与第一存储体150中的存储器单元连接的位线的电压恢复到待机状态电压。结果，在待机状态下，由于与第一存储体150中的存储器单元连接的位线保持在待机状态电压，所以可显著减少潜在的电流泄漏，并且可减少第一存储体150的功耗。

响应于从第二控制电路140输出的第二控制信号CTRL2中的第二行控制信号CTRL2_RA，图1的第二存储体160中的行解码器162和列解码器163可对没有在待机状态下的与第二存储体160中的存储器单元连接的字线和位线进行预充电。即，可不在待机状态下执行预充电操作。

在时间t14，第二控制电路140可对第二存储体160中的存储器单元执行读取操作。例如，在读取操作中，大于预充电电压Vpre的读取电压Vread(＝2Vpre)可施加到与第二存储体160中的存储器单元连接的位线。

在当完成读取操作时的时间t15，预充电电压Vpre可施加到与第二存储体160中的存储器单元连接的位线。即，第二存储体160中的存储器单元可无需单独的恢复操作立即进入待机状态。

这样，即使在待机状态下，与第二存储体160中的存储器单元连接的位线和字线也可通过预充电电压维持预充电状态。即，不需要对第二存储体160执行单独的预充电操作。在待机状态之后，关于第二存储体160中的存储器单元，可以高速地响应外部装置(例如，主机)的请求，并且高速地执行写入操作。

图6是示出根据发明构思的一些示例实施例的包括图1的非易失性存储器装置的存储装置的框图。存储装置1000也可被称为“存储器系统”。存储装置1000可包括存储器控制器1100和非易失性存储器装置1200。

存储器控制器1100可允许非易失性存储器装置1200执行读取操作或写入操作。例如，存储器控制器1100可向非易失性存储器装置1200提供命令CMD、地址ADDR和数据DQ，使得非易失性存储器装置1200执行写入操作。

存储器控制器1100可在外部装置(例如，主机)与非易失性存储器装置1200之间提供物理连接。存储器控制器1100可响应于从外部装置接收的信号来控制非易失性存储器装置1200。存储器控制器1100可根据外部装置的总线格式提供与非易失性存储器装置1200的接口连接。特别地，存储器控制器1100可对从外部装置提供的命令进行解码。存储器控制器1100可基于解码的结果对非易失性存储器装置1200进行访问。

存储器控制器1100可包括缓冲存储器1121。缓冲存储器1121可存储映射表，在该映射表中，在第一模式下操作的存储体的第一存储体地址被映射到第一模式，并且在第二模式下操作的存储体的第二存储体地址被映射到第二模式。

非易失性存储器装置1200可包括第一控制电路1211、第二控制电路1212、第一存储体1231和第二存储体1232。非易失性存储器装置1200可与图1的非易失性存储器装置100基本相同。即，第一控制电路1211和第二控制电路1212可与第一控制电路130和第二控制电路140基本相同，并且第一存储体1231和第二存储体1232可与第一存储体150和第二存储体160基本相同。

在存储器控制器1100的控制下，非易失性存储器装置1200可存储数据和/或可将存储在其中的数据提供给存储器控制器1100。非易失性存储器装置1200可被提供为存储装置1000的存储介质。例如，非易失性存储器装置1200可用相变存储器(PCM)进行实现。非易失性存储器装置1200可包括多个存储器装置。在这种情况下，存储器装置可以以信道为单位被连接到存储器控制器1100。

存储器控制器1100可从外部装置(例如，主机)接收对应于第一模式的第一请求。存储器控制器1100可基于存储在缓冲存储器1121中的映射表来确定对应于第一模式的第一请求是否与第一存储体1231相关联。当与第一模式对应的第一请求与第一存储体1231相关联时，存储器控制器1100可选择第一存储体1231。

在一些示例实施例中，存储器控制器1100可基于包括来自外部装置(例如，主机)的第一存储体1231的操作特性的第一请求对第一存储体1231进行访问。在这种情况下，存储器控制器1100可基于包括第一存储体1231的操作特性的第一请求来确定作为访问的目标的第一存储体1231的地址(例如，访问目标存储体地址)。这样，存储器控制器1100可对第一存储体1231进行访问。

在一些示例实施例中，第一控制电路1211可通过存储器控制器1100从外部装置(例如，主机)接收对第一存储体1231的更新请求，然后可从外部装置接收读取请求。这里，更新请求可指用于更新用于第一存储体1231的操作的脉冲的幅度值、持续时间值和时序的请求。在从外部装置(例如，主机)接收到对第一存储体1231的更新请求之后，通过存储器控制器1100从外部装置接收到读取请求的情况下，第一控制电路1211可通过使用与在接收到更新请求之前使用的读取/写入脉冲不同的读取/写入脉冲来对第一存储体1231的存储器单元执行读取操作。第一控制电路1211可从包括在第一存储体1231中的至少一个存储器单元加载与在接收到更新请求之前使用的读取/写入脉冲不同的读取/写入脉冲的幅度值和脉冲持续时间值。

在一些示例实施例中，存储器控制器1100可从外部装置(例如，主机)接收对存储体的重新分类请求。这里，重新分类请求可指改变存储体的操作特性(例如，读取/写入脉冲的幅度值和持续时间值)的请求。例如，当第一操作特性对应于第一存储体1231并且第二操作特性对应于第二存储体1232时，响应于来自外部装置的重新分类请求，存储器控制器1100可更新第一存储体1231以便被设置为第二操作特性，并且可更新第二存储体1232以便被设置为第一操作特性。此外，为了更新第一存储体1231，存储器控制器1100可参考与第一操作特性和第二操作特性不同的第三操作特性；响应于来自外部装置的重新分类请求，存储器控制器1100可更新第一存储体1231以便被设置为第三操作特性。响应于来自外部装置的重新分类请求，存储器控制器1100可响应于重新分类请求在映射表中将第一存储体1231的存储体地址映射到第二模式。

在一些示例实施例中，存储器控制器1100可在对第一存储体1231执行读取操作或写入操作的同时激活或访问第二存储体1232。存储器控制器1100可在访问第一存储体1231的同时，同时访问第二存储体1232。当对第一存储体1231执行读取操作时，存储器控制器1100可从外部装置接收与第二模式对应的第二请求，该与第二模式对应的第二请求不同于与第一存储体1231对应的第一请求。存储器控制器1100可基于存储在缓冲存储器中的映射表来确定与第二模式对应的第二请求是否与第二存储体1232相关联。当与第二模式对应的第二请求与第二存储体1232相关联时，存储器控制器1100可在对第一存储体1231执行读取操作的同时访问第二存储体1232。

在一些示例实施例中，存储器控制器1100和/或非易失性存储器装置1200可根据各种不同的封装技术中的任一种进行封装。这样的封装技术的示例可包括如下：层叠封装(PoP)、球栅阵列(BGA)、芯片尺寸封装(CSP)、塑料引线芯片载体(PLCC)，塑料双列直插式封装(PDIP)、华夫包装式裸片、晶片式裸片、板上芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、小外形集成电路(SOIC)、缩小型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级构造封装(WFP)以及晶片级处理堆叠封装(WSP)等。

图7是提供给图6的非易失性存储器装置的信号的时序图。将参照图1和图6对图7进行描述。发送和接收命令CMD以及地址ADDR的时序，以及输出和接收数据DQ的时序在图7中示出。

命令CMD可包括针对第一存储体1231的选择命令BK1 SEL、针对第二存储体1232的选择命令BK2 SEL、针对第一存储体1231的读取命令BK1 RD、以及针对第二存储体1232的读取命令BK2 RD。地址ADDR可包括第一存储体1231的行地址BK1 RA、第二存储体1232的行地址BK2 RA、第一存储体1231的列地址BK1 CA、以及第二存储体1232的列地址BK2 CA。数据DQ可包括第一存储体1231的读取数据DATA1和第二存储体1232的读取数据DATA2。

在时间t20，存储器控制器1100可将针对第一存储体1231的选择命令BK1 SEL和第一存储体1231的行地址BK1 RA发送到非易失性存储器装置1200，并且非易失性存储器装置1200可接收针对第一存储体1231的选择命令BK1 SEL和第一存储体1231的行地址BK1 RA。在时间t21，存储器控制器1100可将针对第二存储体1232的选择命令BK2 SEL和第二存储体1232的行地址BK2 RA发送到非易失性存储器装置1200，并且非易失性存储器装置1200可接收针对第二存储体1232的选择命令BK2 SEL和第二存储体1232的行地址BK2 RA。当存储器控制器1200发送选择命令BK1 SEL和BK2 SEL时，第一存储体1231和第二存储体1232可被并行地选择。并行地选择指独立选择并且不受存储器控制器1200选择的其它存储体的影响。例如，并行地选择的第一存储体1231和第二存储体1232可由存储器控制器1200同时进行选择。

在时间t22，存储器控制器1100可将针对第一存储体1231的读取命令BK1 RD和第一存储体1231的列地址BK1 CA发送到非易失性存储器装置1200，并且非易失性存储器装置1200可接收第一存储体1231的BK1 RD和第一存储体1231的列地址BK1 CA。在时间t23，存储器控制器1100可将针对第二存储体1232的读取命令BK2 RD和第二存储体1232的列地址BK2CA发送到非易失性存储器装置1200，并且非易失性存储器装置1200可接收针对第二存储体1232的读取命令BK2 RD和第二存储体1232的列地址BK2 CA。

在时间t24，第一存储体1231可从第一存储体1231中的至少一个存储器单元输出读取数据DATA1，并且存储器控制器1100可接收读取数据DATA1。在时间t25，第二存储体1232可从第二存储体1232中的至少一个存储器单元输出读取数据DATA2，并且存储器控制器1100可接收读取数据DATA2。

在一些示例实施例中，第一控制信号CTRL1可包括从当针对第一存储体1231的读取命令BK1 RD被非易失性存储器装置1200接收时的时间t22到当从第一存储体1231输出读取数据DATA1时的时间t24的时延时间间隔BK1Latency的值。第二控制信号CTRL2可包括从当针对第二存储体1232的读取命令BK2 RD被非易失性存储器装置1200接收时的时间t23到当从第二存储体1232输出数据DATA2时的时间t25的时延时间间隔BK2 Latency的值。如在图6中示出，因为“从当第一控制电路1211接收到针对第一存储体1231的选择命令BK1 SEL时的时间t20到当第一存储体1231输出数据DATA1时的时间t24的时间间隔”与“从当第二控制电路1212接收到针对第二存储体1232的选择命令BK2 SEL时的时间t21到当第二存储体1232输出读取数据DATA2时的时间t25的时间间隔”之间存在差异，所以第一存储体1231的时延时间间隔BK1 Latency的值和第二存储体1232的时延时间间隔BK2Latency的值可彼此不同。

在一些示例实施例中，响应于读取命令BK1 RD从第一存储体1231输出读取数据DATA1的时间可不同于响应于读取命令BK2 RD从第二存储体1232输出读取数据DATA2的时间。在其它一些实施例中，施加到第一存储体1231的信号可通过第一控制电路1211的寄存器R1中的第一控制信息确定，使得以第一时延从第一存储体1231输出数据。施加到第二存储体1232的信号可通过第二控制电路1212的寄存器R2中的第二控制信息确定，使得以第二时延从第二存储体1232输出数据。

图8是示出根据发明构思的一些示例实施例的包括图2的非易失性存储器装置的存储装置的框图。存储器控制器可以是图6的存储器控制器。非易失性存储器装置可包括图2的非易失性存储器装置的架构。

存储器控制器2100可与图6的存储器控制器1100基本相同。尽管在图8中未示出，但是存储器控制器2100可包括缓冲存储器(例如，图6的缓冲存储器1121)。

非易失性存储器装置2200可用图2的架构实现。第一存储体2210至第十六存储体2226可与图2的第一存储体211至第十六存储体226基本相同。即，第一存储体2210至第十六存储体2226被划分为第一区域2230、第二区域2240和第三区域2250。命令解码器2260、地址缓冲器2270和输入/输出电路2280可分别与图2的命令解码器260、地址缓冲器270和输入/输出电路280基本相同。

存储器控制器2100可将第一存储体2210至第十六存储体2226划分为多个类别。例如，存储器控制器2100可将第一存储体2210至第十六存储体2226划分为第一类别和第二类别。第一类别可包括第一存储体2210至第八存储体2218，第二类别可包括第九存储体2219至第十六存储体2226。在这种情况下，包括在相同类别中的存储体可在相同的模式下进行操作，可具有相同的操作特性，并且可根据相同的操作设置进行操作。存储器控制器2100可针对每个类别不同地设置存储体的核心控制操作。这里，核心控制操作可表示设置生成用于控制存储体的控制信号的电路的操作。

存储器控制器2100可从外部装置(例如，主机)接收请求，并且可识别接收的请求。在这种情况下，接收的请求可根据与请求对应的操作特性来识别。例如，接收的请求可对应于用于减少或最小化功耗的操作特性，可对应于用于以更快速度操作的操作特性，或者可对应于具有更高可靠性的操作特性。存储器控制器2100可响应于识别的请求来选择相关的存储体。这样，非易失性存储器装置2200可实现最佳性能。

存储器控制器2100可改变第一存储体2210至第十六存储体2226的类别。为了改变类别，外部装置(例如，主机)可将重新分类请求发送到存储器控制器2100，并且存储器控制器2100可响应于重新分类请求来改变第一存储体2210至第十六存储体2226的类别。例如，响应于重新分类请求，存储器控制器2100可再次将第一类别和第二类别的第一存储体2210至第十六存储体2226划分为第三类别和第四类别。这里，第三类别可包括第十三存储体2223至第十六存储体2226，并且第四类别可包括第一存储体2211至第十二存储体2222。包括在第三类别中的存储体的操作特性可对应于包括在第一类别中的存储体的操作特性，并且包括在第四类别中的存储体的操作特性可对应于包括在第二类别中的存储体的操作特性。

类似于图3，一个示例在图9在被示出为：包括在非易失性存储器装置2200中的存储体的数量是“16”，但是发明构思不限于此。即，包括在非易失性存储器装置2200中的存储体的数量不限于任何数量。

图9是示出图6的存储器控制器的框图。图9将参照图6进行描述。参照图1和图9，存储器控制器1100可包括处理器1110、SRAM 1120、ROM 1130、主机接口1140以及存储器接口1150。

处理器1110可控制存储器控制器1100的总体操作，并且可执行各种逻辑运算。例如，处理器1110可包括中央处理器(CPU)、图形处理单元(GPU)、神经处理单元(NPU)、数字信号处理器(DSP)等，并且处理器的数量可以是两个或更多个(例如，多核处理器)。

SRAM 1120可被用作存储器控制器1100的高速缓冲存储器、工作存储器和/或缓冲存储器(例如，图6的缓冲存储器1121)。SRAM 1120还可被用作处理器1110的高速缓冲存储器。SRAM 1120可存储处理器1110将执行的代码和指令。SRAM 1120可存储由处理器1110处理的数据。

ROM 1130可以以固件的形式存储用于存储器控制器1100操作的各种信息。在一些示例实施例中，用于控制非易失性存储器装置1200的各种信息(例如，闪存转换层和映射表)可被存储在SRAM 1120、ROM 1130或单独的缓冲存储器中，并且可由处理器1110进行管理或驱动。

主机接口1140可在处理器1110的控制下与外部主机进行通信。主机接口1140可通过总线1160从主机向处理器1110发送请求(例如，读取/写入请求和重新分类请求)。在一些示例实施例中，主机接口1140可包括各种接口中的至少一种，诸如，双倍数据速率(DDR)接口、低功率DDR(LPDDR)接口、通用串行总线(USB)接口、多媒体卡(MMC)接口、嵌入式MMC(eMMC)接口、***组件互连(PCI)接口、高速PCI(PCI-e)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、外部SATA(eSATA)接口、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)、电子集成驱动器(IDE)接口、移动工业处理器接口(MIPI)、高速非易失性存储器(NVM-e)接口以及通用闪存(UFS)接口。

存储器接口1150可在处理器1110的控制下在非易失性存储器装置1200与存储器控制器1100之间执行通信中介。即，存储器控制器1100可通过存储器接口1150与非易失性存储器装置1200进行通信。在一些示例实施例中，存储器控制器1100可基于存储器接口1150向非易失性存储器装置1200提供各种信号(例如，CMD、ADDR和DQ)。

总线1160提供存储器控制器1100的组件之间的通信路径。存储器控制器1100的组件可基于总线1160的总线格式彼此交换数据。例如，总线格式可包括各种协议中的一个或多个，诸如，USB、SCSI、PCIe、ATA、PATA、SATA、IDE和UFS。

图9中示出的存储器控制器1100是一个示例，并且发明构思不限于此。存储器控制器1100还可包括各种组件，诸如，纠错码(ECC)引擎、随机发生器和缓冲器管理电路。

图9的存储器控制器1100可针对图6的存储装置进行描述，但是图8的存储器控制器2100可被配置为与图9的存储器控制器1100相同。

图10是示出根据发明构思的一些示例实施例的存储器控制器的操作方法的流程图。图10将参照图8进行描述。

在操作S110中，存储器控制器2100可将包括在非易失性存储器装置2200中的多个存储体划分为在第一模式下操作的存储体和在与第一模式不同的第二模式下操作的存储体。在其它一些示例实施例中，存储器控制器2100可再次将多个存储体划分为在第一模式下操作的存储体、在第二模式下操作的存储体、以及在与第一模式和第二模式不同的第三模式操作的存储体。尽管未在图9中示出，如参照图6描述的，存储器控制器2100可包括缓冲存储器，在缓冲存储器中存储有映射表，在映射表，在第一模式下操作的存储体的第一存储体地址被映射到第一模式，并且在第二模式下操作的存储体的第二存储体地址被映射到第二模式。

在操作S120中，存储器控制器2100可从主机接收与第一模式对应的第一请求，并且可响应于第一请求将与在第一模式下操作的存储体中的第一存储体对应的第一存储体地址发送到非易失性存储器装置2200。存储器控制器2100可确定第一请求是否对应于第一模式或第二模式。

在操作S130中，存储器控制器2100还可从主机接收与第二模式对应的第二请求，并且可响应于第二请求将与在第二模式下操作的存储体中的第二存储体对应的第二存储体地址发送到非易失性存储器装置2200。存储器控制器2100可确定第二请求是否对应于第一模式或第二模式。

在一些示例实施例中，在选择非易失性存储器装置2200的第一存储体之后，存储器控制器2100可将用于读取第一存储体的第三请求发送到非易失性存储器件2200。这里，第二请求可在第一请求与第三请求之间被发送到非易失性存储装置2200。

在一些示例实施例中，存储器控制器2100可从主机接收与第一模式对应的写入请求，并且可响应于写入请求选择在第一模式下操作的存储体中的第一存储体。存储器控制器2100可基于与第一模式对应的写入请求确定作为访问的目标的存储体地址。存储器控制器2100可访问与作为访问的目标的存储体地址对应的第一存储体。然而，发明构思不限于此。例如，如在写入请求中，存储器控制器2100可从主机接收作为访问的目标的存储体地址。存储器控制器2100可对包括在第一存储体中一个的存储器单元执行读取/写入操作。

存储器控制器2100可从主机接收第二读取/写入请求，该第二读取/写入请求包括与第一读取/写入请求中包括的命令不同的命令。当对包括在第一存储体中的一个的存储器单元执行读取/写入操作时，存储器控制器2100可基于第二读取/写入请求访问第二存储体中的一个。

图11是示出根据发明构思的一些示例实施例的用于改变包括在非易失性存储器装置中的存储体的类别的方法的流程图。图11将参照图8进行描述。

在操作S210中，存储器控制器2100可从主机接收重新分类请求。

在操作S220中，存储器控制器2100可响应于重新分类请求将第一存储体地址中的一个映射到第二模式。然而，发明构思不限于此。例如，存储器控制器2100可响应于重新分类请求将第一存储体地址中的一个映射到与第一模式和第二模式不同的第三模式。

根据发明构思的一些示例实施例的非易失性存储器装置可针对主机对每个存储体(或对各自的存储体)的不同请求而不同地支持操作设置，从而优化性能。

根据发明构思的一些示例实施例的包括非易失性存储器装置的存储装置可改变包括在非易失性存储器装置中的存储体的类别，并且可更新用于存储体的操作设置的值。

尽管参照具体示例和附图进行描述，但是示例实施例的修改、添加和替换可由本领域普通技术人员根据描述来不同地进行。例如，描述的技术可以以与描述的方法的顺序不同的顺序来执行，和/或诸如描述的系统、架构、装置，电路等的组件可连接或组合为与上述的方法不同，或者结果可通过其它组件或等同物进行适当地实现。

虽然已经参照发明构思的示例实施例描述了发明构思，但是对于本领域普通技术人员将清楚的是，在不脱离如权利要求中阐述的发明构思的精神和范围的情况下，可对其进行各种改变和修改。