阅读说明：本技术 存储器及其操作方法 (Memory and operation method thereof ) 是由 白宇铉 于 2019-12-12 设计创作，主要内容包括：本申请提供一种存储器及其操作方法。包括正常字线和冗余字线的存储器的操作方法可以包括：将行冗余信息和标志信号与激活命令和行地址一起接收；以及通过根据标志信号的逻辑电平而对行冗余信息进行解码来激活冗余字线中的一个。(The application provides a memory and an operation method thereof. The method of operating a memory including a normal word line and a redundant word line may include: receiving row redundancy information and a flag signal together with an activate command and a row address; and activating one of the redundant word lines by decoding the row redundancy information according to a logic level of the flag signal.)

存储器及其操作方法

相关申请的交叉引用

本申请要求于2019年2月20日提交的申请号为10-2019-0019769的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各个实施例涉及一种存储器，并且更具体地，涉及存储器的修复。

背景技术

在半导体存储器工业的早期，在经过半导体制造工艺的存储芯片中的晶圆上分布有不带故障存储单元的多个原始优质裸片。然而，随着存储器的容量逐渐增大，已经变得难以制造不带故障存储单元的存储器。当前，似乎不可能制造这种存储器。作为解决这种问题的一种方式，修复方法用于在存储器内提供冗余存储单元以及用冗余存储单元替换故障单元。

通常，当存储器的晶圆制造过程完成时，执行测试以确定存储单元是否正常。在测试之后，通过修复操作，用在晶圆状态下进行修复的存储单元替换故障存储单元。这是在晶圆状态下执行修复的正常修复。存在在存储器被封装之后执行的封装后修复(PPR)。通过使用封装后修复技术，可以修复在封装之后在晶圆状态下未被发现但在用户使用存储器件时出现的故障存储单元。

封装后修复(PPR)包括硬封装后修复(Hard PPR)和软封装后修复(Soft PPR)。硬封装后修复(Hard PPR)表示其中仅通过一次修复即可永久保持修复效果的封装后修复。软封装后修复(Soft PPR)表示暂时封装后修复，其中，除非向存储器供电，否则修复效果会消失。例如，当执行硬修复操作以便用冗余存储单元Y替换特定的存储单元X时，该存储单元X被冗余存储单元Y永久地替换，但是，当执行软修复操作以便用冗余存储单元Y代替特定的存储单元X时，每当向存储器件重新供电时就需要执行对存储单元X的修复操作。

在相关技术领域中，在硬封装后修复和软封装后修复中，由于熔丝的数量和锁存器的数量的限制，可以被修复的存储单元的数量也受到限制。此外，需要执行复杂的程序，诸如，进入后封装修复模式以输入修复地址以及从后封装修复模式退出。

发明内容

各个实施例针对一种技术，该技术能够容易地访问冗余字线而无限制。

在一个实施例中，包括正常字线和冗余字线的存储器的操作方法可以包括：将行冗余信息和标志信号与激活命令和行地址一起接收；以及通过根据标志信号的逻辑电平而对行冗余信息进行解码来激活所述冗余字线中的一个。

在另一个实施例中，存储器可以包括：正常字线；冗余字线；冗余解码器，其被配置为当存储器确定访问冗余字线时，通过对经由数据焊盘接收的行冗余信息进行解码来激活冗余字线中的一个；以及正常解码器，其被配置为当存储器确定访问正常字线时，通过对地址进行解码来激活正常字线中的一个。

在另一个实施例中，存储系统可以包括：存储器；以及存储器控制器，其被配置为将行冗余信息与行激活命令和行地址一起传送到存储器。

根据实施例，可以容易地访问存储器的冗余字线而不受限制。

附图说明

图1是示出根据本发明的一实施例的存储系统的框图。

图2是用于描述图1所示的存储系统的操作方法的流程图。

具体实施方式

下面将参照附图更详细地描述各个实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例，使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记表示相同的部件。

注意的是，对于“一实施例”、“另一实施例”等的引用不一定意味着仅一个实施例，并且对于任何这样短语的不同引用不一定对于相同的实施例。

将理解的是，尽管在本文中术语“第一”、“第二”、“第三”等可以用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，下面描述的第一元件也可以被称为第二或第三元件，而不脱离本发明的精神和范围。

在整个说明书中，当一个元件被称为“连接至”或“耦接至”另一元件时，其可以指示前一个元件直接连接或耦接至后一个元件，或者前一个元件利用介于其间的另一元件电连接或电耦接至后一个元件。此外，当一个元件“包括”或“包含”一个组件时，这意味着：除非另有相反指出，否则该元件不排除另一个组件，而是可以进一步包括或包含另一个组件。此外，尽管以单数形式表示了说明书中所描述的组件，但是本实施例不限于此，而是相应的组件也可以以复数形式来表示。

图1是示出根据本发明的一实施例的存储系统100的框图。

参照图1，存储系统100可以包括存储器控制器110和存储器120。

存储器控制器110可以控制存储器120。具体地，存储器控制器110可以通过向存储器120施加命令CMD和地址ADD来控制存储器120的操作，并且将数据DATA发送给存储器120以及从存储器120接收数据DATA。

存储器120可以包括命令接收电路121、地址接收电路122、数据发送/接收电路123、命令解码器124、正常解码器125、冗余解码器126、正常字线WL_0至WL_N和冗余字线RWL_0至RWL_M。存储器120可以包括许多其他配置；但是，图1仅示出与访问正常字线WL_0至WL_N和冗余字线RWL_0至RWL_M有关的配置。

命令接收电路121可以从存储器控制器110接收命令CMD。由于通常情况下命令CMD可以由诸如芯片选择信号(即，CS)、行地址选通信号(即，RAS)、列地址选通信号(即，CAS)、写入使能信号(即，WE)、时钟使能信号(即，CKE)的多个控制信号组成，因此命令接收电路121可以包括多个命令焊盘和与之相对应的多个命令接收器。地址接收电路122可以从存储器控制器110接收地址ADD。由于地址ADD可以由多个比特位组成，因此地址接收电路122可以包括多个地址焊盘和与之相对应的多个地址接收器。数据发送/接收电路123可以接收从存储器控制器110传送的数据DATA，并且可以将数据DATA发送到存储器控制器110。数据发送/接收电路123可以包括多个数据(I/O)焊盘、多个数据接收器和与之相对应的数据发送器。在附图中，DQ<0:15>可以指示通过16个数据焊盘接收的数据。例如，DQ<0>可以指示通过数据焊盘#0接收的数据比特位，而DQ<3>可以指示通过数据焊盘#3接收的数据比特位。

命令解码器124可以通过对经由命令接收电路121接收的命令CMD进行解码来产生内部命令信号。内部命令信号可以包括读取信号、写入信号、激活信号ACT、预充电信号等。图1仅示出了与实施例直接相关的激活信号ACT。激活信号ACT可以是当由命令CMD指示激活操作时被激活的内部命令信号。

正常字线WL_0至WL_N表示通用字线。在该实施例中，术语“正常”用于将正常字线WL_0至WL_N与冗余字线RWL_0至RWL_M区分开。多个正常存储单元可以电连接到正常字线WL_0至WL_N中的每个。图1示出了正常字线WL_0至WL_N设置在一个区域中；然而，在存储器120中，正常字线WL_0至WL_N可以分布式地设置在诸如多个存储体的各个区域中。

冗余字线RWL_0至RWL_M可以是用于替换在正常字线WL_0至WL_N之中的故障字线的字线。多个冗余存储单元可以电连接到冗余字线RWL_0至RWL_M中的每个。图1示出了冗余字线RWL_0至RWL_M设置在一个区域中；然而，在存储器120中，冗余字线RWL_0至RWL_M可以分布式地设置在诸如多个存储体的各个区域中。冗余字线RWL_0至RWL_M的数量可以小于正常字线WL_0至WL_N的数量。

当激活信号ACT被激活时(即，当由命令CMD指示激活操作时)，正常解码器125可以通过对地址ADD(即，行地址)进行解码来选择性地激活正常字线WL_0至WL_N之中的一个。地址ADD可以包括存储体地址和行地址，该存储体地址用于选择要被激活的目标存储体，该行地址用于选择要在选中的存储体中被激活的正常字线。当数据焊盘#0的与指示激活操作的命令CMD一起输入的数据DQ<0>具有逻辑低电平时，正常解码器125可以被激活，而当数据焊盘#0的与指示激活操作的命令CMD一起输入的数据DQ<0>具有逻辑高电平时，正常解码器125可以被去激活。

当激活信号ACT被激活时，冗余解码器126可以通过对数据DQ<1:13>进行解码来选择性地激活冗余字线RWL_0至RWL_M中的一个。当数据焊盘#0的与指示激活操作的命令CMD一起输入的数据DQ<0>具有逻辑高电平时，冗余解码器126可以被激活，而当数据焊盘#0的与指示激活操作的命令CMD一起输入的数据DQ<0>具有逻辑低电平时，冗余解码器126可以被去激活。通常，由于数据与指示写入操作的命令CMD一起被输入，因此当施加指示激活操作的命令CMD时，不输入数据。因此，经由数据焊盘与指示激活操作的命令CMD一起输入的信号DQ<0:15>是地址信息(即，行冗余信息)。

下面的表1指示在与(行)激活命令(即，指示激活操作的命令CMD)一起输入的信号DQ<0:13>中包括的信息。冗余解码器126可以不使用信号DQ<14:15>(即，不相关)。

表1

在与激活命令一起输入的数据之中，信号DQ<0>可以用于选择在正常解码器125和冗余解码器126之中要被激活的解码器。例如，当信号DQ<0>处于逻辑低电平时，在正常字线WL_0至WL_N中的一个可以被激活，而当信号DQ<0>处于逻辑高电平时，在冗余字线RWL_0至RWL_M中的一个可以被激活。即，信号DQ<0>可以用作使能信号或标志信号。图1示出了如下示例：信号DQ<0>用于选择在正常解码器125和冗余解码器126之中要被激活的解码器；然而，除了信号DQ<0>之外，可以将单独的标志信号与激活命令一起从存储器控制器110传送到存储器120，并且可以用于根据单独的标志信号的电平来选择在正常解码器125和冗余解码器126之中要被激活的解码器。

信号DQ<12:13>可以用于选择包括要被激活的冗余字线的存储体组，而信号DQ<10:11>可以用于选择在选中的存储体组中要被激活的存储体。信号DQ<8:9>可以用于选择在选中的存储体中要被激活的区域(在下文中，称为四分之一)。此外，信号DQ<1:7>可以用于选择在选中的存储体之内的选中区域中要被激活的冗余字线。

图2是用于描述图1所示的存储系统100的操作方法的流程图。

参照图2，在步骤201，可以将地址ADD和数据DATA与激活命令CMD一起从存储器控制器110发送到存储器120。在现有的存储系统中，在激活操作中，仅将地址与激活命令一起从存储器控制器发送到存储器；然而，与现有的存储系统不同，在该实施例中，不仅地址ADD而且数据DATA也从存储器控制器110发送到存储器120作为行冗余信息。可以将地址ADD和数据DATA与指示激活操作的命令CMD同时从存储器控制器110传送到存储器120。

在步骤203，存储器120可以检查与激活命令一起接收的信号DQ<0>是否具有逻辑高电平。在该实施例中，信号DQ<0>用作标志信号，该标志信号用于确定在正常字线WL<0:N>和冗余字线RWL<0:M>之中要被访问的字线；然而，也可以使用单独的标志信号来确定在正常字线WL<0:N>和冗余字线RWL<0:M>之中要被访问的字线。

当信号DQ<0>具有逻辑低电平时(在步骤203中为“否”)，可以激活正常解码器125，然后在步骤205，可以通过对地址ADD进行解码来激活正常字线WL_0至WL_N中的一个。

当信号DQ<0>具有逻辑高电平时(在步骤203中为“是”)，可以激活冗余解码器126，然后在步骤207，可以通过对数据DQ<1:13>进行解码来激活冗余字线RWL_0至RWL_M中的一个。

参照图2，不仅地址ADD而且数据DATA与指示激活操作的命令CMD一起从存储器控制器110被传送到存储器120，从而可以以即时的方式自由地访问正常字线WL_0至WL_N和冗余字线RWL_0至RWL_M中的一个。另外，由于不需要诸如锁存器的附加电路来访问冗余字线RWL_0至RWL_M，因此可以访问整个冗余字线RWL_0至RWL_M而无限制。

尽管，在本发明的先前实施例中，描述了存储器控制器经由数据焊盘将行冗余信息与激活命令一起传送，但是经由除数据焊盘以外的焊盘传送的替代信号可以不被用作冗余信息，所述替代信号不用于激活操作中。

尽管出于说明性目的已经描述了各种实施例，但是对于本领域技术人员显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。