阅读说明：本技术 基于忆阻器的1-3线三值译码器电路 (1-3 line three-value decoder circuit based on memristor ) 是由 王晓媛 周鹏飞 吴志茹 于 2020-06-19 设计创作，主要内容包括：本发明公开了一种基于忆阻器的1-3线三值译码器电路。本发明包括一个正极性三值反相器,两个负极性三值反相器和一个三值或非门。该译码器电路的输入端分别与正极性三值反相器输入端、第一个负极性三值反相器输入端连接,正极性三值反相器输出端与第二个负极性三值反相器输入端连接。第一个负极性三值反相器输出端作为三值译码器电路的第一输出端以及三值或非门的一个输入端,第二个负极性三值反相器输出端作为三值译码器电路的第二输出端以及三值或非门的另一个输入端,三值或非门的输出端作为三值译码器电路的第三输出端。本发明结构清晰简单、易于实现,可用于多值数字逻辑运算等诸多领域中的应用研究,具有重要意义。(The invention discloses a 1-3 line three-value decoder circuit based on a memristor. The invention comprises a positive polarity ternary inverter, two negative polarity ternary inverters and a ternary NOR gate. The input end of the decoder circuit is respectively connected with the input end of the positive polarity ternary phase inverter and the input end of the first negative polarity ternary phase inverter, and the output end of the positive polarity ternary phase inverter is connected with the input end of the second negative polarity ternary phase inverter. The output end of the first negative polarity three-valued inverter is used as the first output end of the three-valued decoder circuit and one input end of the three-valued NOR gate, the output end of the second negative polarity three-valued inverter is used as the second output end of the three-valued decoder circuit and the other input end of the three-valued NOR gate, and the output end of the three-valued NOR gate is used as the third output end of the three-valued decoder circuit. The invention has clear and simple structure and easy realization, can be used for application research in various fields such as multi-value digital logic operation and the like, and has important significance.)

基于忆阻器的1-3线三值译码器电路

技术领域

本发明属于电路设计技术领域，涉及一种三值数字逻辑门电路，具体涉及一种物理可实现的基于忆阻器的1-3线三值译码器电路设计与实现。

背景技术

1971年，华裔科学家蔡少堂教授首次提出忆阻器的概念，2008 年，惠普实验室研究团队成功做出纳米忆阻器件，证实了蔡少堂教授的推断，并且进一步研究发现，忆阻器的非易失型和纳米级尺寸有助于摩尔定律的延续，使得忆阻器能够同时计算和存储。

忆阻器的独特特性使其在模拟电路设计、非易失性存储、神经网络、数字逻辑等中具有良好的应用前景，由于晶体管达到物理极限，忆阻器的开关行为的微小尺寸被推广为基于晶体管的存储器的替代器件。

传统的数字系统是基于二进制数构建的，其中只考虑逻辑0和 1。最近，多值逻辑的概念成为一个共同的研究课题，1840年，英国的Thomas Fowler就以平衡三进制的设计，使用木材建造了一台早期的计算机。1958年，苏联莫斯科国立大学由Nikolay Brusentsov建造第一台数字电子三进制计算机Setun，它比二进制计算机在未来发展上更有优势。三元数的主要优点是它比二进制数在相同的位数下所能携带更多的信息量，这降低了互连和芯片面积的复杂性。随着元器件制造工艺技术的进步，为三进制逻辑电路的实现提供了可能性。在20世纪80年代，基于使用增强和耗尽型晶体管的CMOS引入了第一个三值逻辑门的实现。三进制逻辑电路不仅比二进制逻辑电路速度更快、可靠性更高，还减少了面积和互连的复杂性，且需要的设备功耗也更少。

忆阻器是实现三元系统的良好候选者，因为它可以处理两个以上的状态而无需使用额外的硬件，可以进一步将其分为不同的量化级别到多级元素。实用的忆阻器与标准CMOS技术兼容，这些忆阻器的尺寸在2-10nm范围内相对较小，使用忆阻器实现三元逻辑运算为增强新颖的功能开辟了新的机会。

发明内容

针对现有技术的不足，本发明提出了一种新的基于忆阻器的1-3 线三值译码器电路。

本发明解决技术问题所采取的技术方案如下：

本发明包括一个正极性三值反相器，两个负极性三值反相器和一个三值或非门。

该译码器电路的输入端分别与正极性三值反相器输入端、第一个负极性三值反相器输入端连接，正极性三值反相器输出端与第二个负极性三值反相器输入端连接。

第一个负极性三值反相器输出端作为三值译码器电路的第一输出端以及三值或非门的一个输入端，第二个负极性三值反相器输出端作为三值译码器电路的第二输出端以及三值或非门的另一个输入端，三值或非门的输出端作为三值译码器电路的第三输出端，输入端与三个输出端遵循以下关系：

当输入端为逻辑0时，输出只有第一输出端为高电平，对应逻辑2，其余两个输出端为逻辑0；

当输入端为逻辑1时，输出只有第三输出端为高电平，对应逻辑2，其余两个输出端为逻辑0；

当输入端为逻辑2时，输出只有第二输出端为高电平，对应逻辑2，其余两个输出端为逻辑0。

所述的三值或非门由一个三值或门和一个三值非门组成，对于三值非门，其中0的非逻辑为2，1的非逻辑为1,2的非逻辑为0，对于三值或门，输出为两输入的最大值。

所述的正极性三值反相器和负极性三值反相器均由NMOS管和忆阻器组成，其中NMOS管的栅极作为三值反相器的输入端，NMOS 管的源极接地，NMOS管的漏极与忆阻器的正极并作为三值反相器的输出端，忆阻器的负极与电源V_CC相连接，其中正极性三值反相器中的NMOS管与负极性三值反相器中的NMOS管阈值导通电压不同。

本发明设计了一种具有新型的基于忆阻器的1-3线三值译码器电路模型，结构清晰简单、易于实现。该电路模型可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。

附图说明

图1a是本发明的基于忆阻器PTI门电路；

图1b是图1a对应的电路符号；

图2a是本发明的基于忆阻器NTI门电路；

图2b是图2a对应的电路符号；

图3是本发明的基于忆阻器的1-3线三值译码器电路框图；

图4是本发明的基于忆阻器的1-3线三值译码器电路原理图。

具体实施方式

下面结合附图对本发明优选实施例作详细说明。

本发明设计的基于忆阻器的1-3线三值译码器电路模型，其电路框图如图3所示，由一个PTI，两个NTI和一个三值或非门组成，并利用忆阻器的开关特性和记忆特性实现。

1-3线三值译码器电路中的逻辑状态是电压值，其中，定义电压 V_CC为2V，对应逻辑2，电压V_CC/2，为1V对应逻辑1，GND为0V，对应逻辑0。对于三值PTI和NTI，其对应的真值表如下表所示：

IN	PTI	NTI
			0	2	2
1	2	0
			2	0	0

根据PTI的真值表可以构建如图1a所示的电路，图1b为其对应的电路符号。其中，第一NMOS管N1阈值导通电压为1.5V。输入端与第一NMOS管N1的栅极(G1)相连接，源极(S1)接地，漏极(D1)与第一忆阻M1的正极相连接，第一忆阻M1的负极与电源 V_CC相连接。第一忆阻M1的正极的电压即为输出PTI。

当输入端IN接地时，即对应输入逻辑0，由于0V小于NMOS 管N1的阈值导通电压，因此NMOS管N1截止，输出端通过忆阻器M1构成的上拉电阻连接到V_CC，则输出端节点电压也是V_CC，对应逻辑2。

当输入端IN接V_CC/2时，即对应输入逻辑1，由于V_CC/2小于 NMOS管N1的阈值导通电压，因此NMOS管N1截止，输出端通过忆阻器M1构成的上拉电阻连接到V_CC，则输出端节点电压也是V_CC，对应逻辑2。

当输入端IN接V_CC时，即对应输入逻辑2，由于V_CC大于NMOS 管N1的阈值导通电压，因此NMOS管N1导通。此时，电流自上而下流经忆阻器M1，由于电流是从忆阻器的负极流入，正极流出，故忆阻M1的阻值增大到R_OFF，故输出端的电压为0V，对应着逻辑0。

根据NTI的真值表可以构建如图2a所示的电路，图2b为其对应的电路符号。其中，第二NMOS管N2阈值导通电压为0.5V。输入端与第二NMOS管N2的栅极(G2)相连接，源极(S2)接地，漏极(D2)与第二忆阻M2的正极相连接，第二忆阻M2的负极与电源 V_CC相连接，第二忆阻M2的正极的电压即为输出NTI。

当输入端IN接地时，即对应输入逻辑0，由于0V小于NMOS 管N2的阈值导通电压，因此NMOS管N2截止，输出端通过忆阻器 M2构成的上拉电阻连接到V_CC，则输出端节点电压也是V_CC，对应逻辑2。

当输入端IN接V_CC/2时，即对应输入逻辑1，由于V_CC/2大于NMOS管N2的阈值导通电压，因此NMOS管N2导通。此时，电流自上而下流经忆阻器M2，由于电流是从忆阻器的负极流入，正极流出，故忆阻M2的阻值增大到R_OFF，故输出端的电压为0V,对应着逻辑0。

当输入端IN接V_CC时，即对应输入逻辑2，由于V_CC大于NMOS 管N2的阈值导通电压，因此NMOS管N2导通。此时，电流自上而下流经忆阻器M2，由于电流是从忆阻器的负极流入，正极流出，故忆阻M2的阻值增大到R_OFF，故输出端的电压为0V,对应着逻辑0。

对于基于忆阻器的1-3线三值译码器电路，其电路结构为一个1 输入，3输出的电路，对应的真值表如下表所示：

当输入X为逻辑0时，输出只有X0(第一输出端)为高电平，对应逻辑2，其余X1和X2为逻辑0。

当输入X为逻辑1时，输出只有X1(第三输出端)为高电平，对应逻辑2，其余X0和X2为逻辑0。

当输入X为逻辑2时，输出只有X2(第二输出端)为高电平，对应逻辑2，其余X0和X1为逻辑0。

根据上述输入输出逻辑关系，可以设计出电路框图如图3所示。

当输入X为逻辑0时，经过上边的PTI得到输出为逻辑2，然后经过上边的NTI输出X2为逻辑0。输入X经过下边的NTI得到的输出X0为逻辑2。输出X2和X0经过或非门，得到输出X1为逻辑0。

当输入X为逻辑1时，经过上边的PTI得到输出为逻辑2，然后经过上边的NTI输出X2为逻辑0。输入X经过下边的NTI得到的输出X0为逻辑0。输出X2和X0经过或非门，得到输出X1为逻辑2。

当输入X为逻辑2时，经过上边的PTI得到输出为逻辑0，然后经过上边的NTI输出X2为逻辑2。输入X经过下边的NTI得到的输出X0为逻辑0。输出X2和X0经过或非门，得到输出X1为逻辑0。

对于基于忆阻器的1-3线三值译码器电路如图4所示，具体地，第三忆阻M3和第三NMOS管N3构成了一个PTI。第四忆阻M4和第四NMOS管N4构成了一个NTI。第五忆阻M5和第五NMOS管 N5构成了另一个NTI。第六忆阻M6和第七忆阻M7成了一个三值或非门中的或门TOR。第八忆阻M8、第九忆阻M9、第六NMOS管 N6、第七NMOS管N7构成了一个三值或非门中的非门TI。

输入端X与第三NMOS管N3的栅极(G3)和第五NMOS管 N5的栅极(G5)相连接。第三忆阻M3的负极与电源V_CC相连接。第三忆阻M3的正极与第三NMOS管N3的漏极(D3)和第四NMOS管的栅极(G4)相连接。第三NMOS管N3的源极(S3)接地。第四忆阻M4的负极与电源V_CC相连接。第四NMOS管N4的源极(S4) 接地。第四忆阻M4的正极与第四NMOS管N4的漏极(D4)相连接，且输出为X2。

第五忆阻M5的负极与电源V_CC相连接。第五NMOS管N5的源极(S5)接地。第五忆阻M5的正极与第五NMOS管N5的漏极(D5) 相连接，且输出为X0。

第六忆阻M6的正极与第四忆阻M4的正极相连接，第七忆阻 M7的正极与第五忆阻M5的正极相连接。第六忆阻M6的负极、第七忆阻M7的负极、第六NMOS管N6的栅极(G6)、第七NMOS 管N7的栅极(G7)相连接。第八忆阻M8的负极与电源V_CC相连接，第八忆阻M8的正极与第六NMOS管N6的漏极(D6)相连接。第六NMOS管N6的源极(S6)与第九忆阻M9的负极、第七NMOS管N7的漏极(D7)相连接。第九忆阻M9的正极接地。第七NMOS 管N7的源极(S7)接地。第六NMOS管的漏极(D6)对应的电压即为输出X1。

本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。