阅读说明：本技术 共模差模一体化电感 (Common mode and differential mode integrated inductor ) 是由 林壮 于 2019-04-16 设计创作，主要内容包括：本发明提供了一种共模差模一体化电感,包括：共模电感组件和差模电感组件,其中,共模电感组件包括至少一个第一磁芯、第一组绕线和第二组绕线；差模电感组件包括至少一个第二磁芯；共模电感组件内嵌于差模电感组件中,且位于至少一个第二磁芯中间；第一组绕线和第二组绕线以正耦合方式同时缠绕在至少一个第一磁芯上。本发明提出的共模差模一体化电感体积小,成本低,电磁干扰抑制效果好。(The invention provides a common mode and differential mode integrated inductor, which comprises: the common mode inductance assembly comprises at least one first magnetic core, a first group of winding wires and a second group of winding wires; the differential mode inductance assembly comprises at least one second magnetic core; the common mode inductance component is embedded in the differential mode inductance component and is positioned in the middle of the at least one second magnetic core; the first set of windings and the second set of windings are wound simultaneously on the at least one first magnetic core in a positive coupling manner. The common-mode and differential-mode integrated inductor provided by the invention has the advantages of small volume, low cost and good electromagnetic interference suppression effect.)

共模差模一体化电感

技术领域

本发明涉及电磁干扰技术领域，尤其涉及一种共模差模一体化电感。

背景技术

为了减小产品的电磁传导干扰和辐射干扰，电子产品都要进行EMI(Electromagnetic Interference，电磁干扰)测试。其测试的频段非常广泛，传导测试频段一般为：150KHz～30MHz。辐射测试频段一般为：30MHz～1GHz。因此为了通过测试，需要加不同的电感进行干扰电流的抑制。对于干扰电流一般分为差模成分和共模成分。通常差模成分频段较低为几百KHz，而共模成分覆盖的范围很宽从KHz到MHz。因此EMI滤波器中需要包含差模电感，低频共模电感和高频共模电感。传统的EMI滤波电感包含独立的差模电感，低频共模电感，高频共模电感，其中，差模电感滤除干扰电流的差模成分，通常为KHz级别的差模电流；低频共模电感滤除干扰信号的低频共模成分，通常为几百KHz到几兆Hz；高频共模电感滤除干扰信号的高频共模成分，通常为10MHz以上。传统的EMI滤波电感存在以下问题：一是传统的EMI滤波电感为独立的差模电感，低频共模电感，高频共模电感，其占用产品的体积范围大，不利于系统功率密度的提高；二是，传统的EMI滤波电感成本高；三是，传统的EMI滤波电感的磁路容易和外界的其他元器件(尤其是具有高频跳动的元器件)耦合，降低EMI抑制的效果。

发明内容

本发明实施例提出一种共模差模一体化电感，体积小，成本低，电磁干扰抑制效果好，该共模差模一体化电感包括：共模电感组件和差模电感组件，其中，

共模电感组件包括至少一个第一磁芯、第一组绕线和第二组绕线；

差模电感组件包括至少一个第二磁芯；

共模电感组件内嵌于差模电感组件中，且位于至少一个第二磁芯中间；

第一组绕线和第二组绕线以正耦合方式同时缠绕在至少一个第一磁芯上。

在本发明实施例中，第一组绕线和第二组绕线以正耦合方式同时缠绕在至少一个第一磁芯上，可将至少一个第一磁芯集成在一起，差模电感组件包括至少一个第二磁芯，共模电感组件内嵌于差模电感组件中，且位于至少一个第二磁芯中间，可以将至少一个第一磁芯和至少一个第二磁芯集成，使得共模差模一体化电感的整体体积小，成本低，且将共模电感组件内嵌于差模电感组件中，可避免与外界的其他元器件的耦合，电磁干扰抑制效果好。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在附图中：

图1为本发明实施例中共模差模一体化电感的结构示意图；

图2为第二磁芯组合的两种结构示意图；

图3为内外嵌套的多个第一磁芯的结构示意图；

图4为上下叠加的多个第一磁芯的结构示意图；

图5为本发明实施例中针对共模差模一体化电感的电磁干扰测试的原理图；

图6为本发明实施例中共模干扰电流作用于共模电感组件后的示意图；

图7为本发明实施例中差模干扰电流作用于共模电感组件之后的示意图；

图8为共模电感组件和***高频元器件耦合的示意图；

图9为本发明实施例中共模差模一体化电感和***高频元器件耦合的示意图；

图10为普通共模电感的共模阻抗的测试结果；

图11为本发明实施例提出的共模差模一体化电感的共模阻抗的测试结果；

图12为普通共模电感的差模电感的测试结果；

图13为本发明实施例提出的共模差模一体化电感的差模电感的测试结果。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚明白，下面结合附图对本发明实施例做进一步详细说明。在此，本发明的示意性实施例及其说明用于解释本发明，但并不作为对本发明的限定。

图1为本发明实施例中共模差模一体化电感的结构示意图，如图1所示，共模差模一体化电感包括：

共模电感组件105和差模电感组件108，其中，

共模电感组件105包括至少一个第一磁芯103、第一组绕线100和第二组绕线101；

差模电感组件108包括至少一个第二磁芯104；

共模电感组件105内嵌于差模电感组件108中，且位于至少一个第二磁芯104中间；

第一组绕线100和第二组绕线101以正耦合方式同时缠绕在至少一个第一磁芯103上。

在本发明实施例中，第一组绕线和第二组绕线以正耦合方式同时缠绕在至少一个第一磁芯上，可将至少一个第一磁芯集成在一起，差模电感组件包括至少一个第二磁芯，共模电感组件内嵌于差模电感组件中，且位于至少一个第二磁芯中间，可以将第一磁芯与至少一个第二磁芯集成，使得共模差模一体化电感的整体体积小，成本低，且将共模电感组件内嵌于差模电感组件中，可避免与外界的其他元器件的耦合，电磁干扰抑制效果好。

在一实施例中，差模电感组件108还包括中柱106，连接中柱106和至少一个第二磁芯104的底托107，其中，

至少一个第二磁芯104分别设于中柱106的周围；

至少一个第二磁芯104与中柱106间隔设定距离。

具体实施时，至少一个第二磁芯104可以为1个，也可以为多个，图2为差模电感组件的两种结构示意图，如图2所示，差模电感组件108包括中柱106，分别设于中柱106周围的两个第二磁芯104，连接中柱106和两个第二磁芯104的底托107，其中，两个第二磁芯104与中柱106间隔设定距离，形成设定大小的空间，至少一个第一磁芯103可置于该设定大小的空间内，且被差模电感组件108固定，不会随意移动。图2中包括两个第二磁芯104，在第二磁芯104为1个时，差模电感组件108形成可形成一个凹陷的空间，该凹陷的空间***为第二磁芯104，至少一个第一磁芯103可置于该凹陷的空间内。当然，差模电感组件108还可以有其他结构，可达到相同的功能，相关变化例均应落入本发明的保护范围。

在一实施例中，至少一个第一磁芯103置于底托107上，且第一磁芯103的中心孔穿过中柱106。

具体实施时，在第二磁芯104为图2中的结构时，至少一个第一磁芯103置于底托107上，且第一磁芯103的中心孔穿过中柱106。至少一个第一磁芯103可以为1个，也可以为多个，图1中的第一磁芯103包括两个，分别为第一磁芯103和第一磁芯102。

在一实施例中，若第一磁芯103的数量大于一个，多个第一磁芯103采用内外嵌套的方式置于底托107上。

具体实施时，图3为内外嵌套的多个第一磁芯的结构示意图，图3中给出了2个第一磁芯，分别为第一磁芯103和第一磁芯102，第一磁芯103可以位于第一磁芯102的外侧，也可以位于第一磁芯102的内侧；第一磁芯103和第一磁芯102的中间可以存在设定距离，也可以紧靠在一起；第一磁芯103和第一磁芯102的半径可以一致，也可以不一致，当第一磁芯103和第一磁芯102的半径一致时，可以达到的更小的体积和成本。在第一磁芯的数量为2个以上时，内外嵌套的形式与上面类似，这里不再赘述。

在一实施例中，若第一磁芯103的数量大于一个，多个第一磁芯103采用上下叠加的方式置于底托107上。

具体实施时，图4为上下叠加的多个第一磁芯的结构示意图，图4中给出了两个第一磁芯，分别为第一磁芯103和第一磁芯102，第一磁芯103可以位于远离底托107的一侧，可以位于靠近底托107的一侧；第一磁芯103和第一磁芯102的半径可以一致，也可以不一致，当第一磁芯103和第一磁芯102的半径一致时，可以达到的更小的体积和成本。在第一磁芯的数量为2个以上时，内外嵌套的形式与上面类似，这里不再赘述。

具体实施时，第一组绕线100和第二组绕线101以正耦合方式同时缠绕在至少一个第一磁芯103，图3和图4给出了第一组绕线100和第二组绕线101的缠绕方式，当然，可以理解的是，还可以采用其他缠绕方式，相关变化例均应落入本发明的保护范围，但第一组绕线100和第二组绕线101必须采用正耦合方式同时缠绕在至少一个第一磁芯103上。

在一实施例中，至少一个第一磁芯103用于提供低频共模电感。

在一实施例中，至少一个第一磁芯103采用能提供KHz级别阻抗的磁芯材料。

在一实施例中，至少一个第一磁芯103采用锰锌材料。

在一实施例中，至少一个第一磁芯103的磁导率在第一设定范围内。

具体实施时，第一磁芯103可用于提供低频共模电感，在第一磁芯103用于提供低频共模电感时，采用能提供KHz级别阻抗的磁芯材料，且第一设定范围的相对磁导率较高，一般为2000以上。因此，可以作为低频共模电感的材料。当然，可以理解的是，除了锰锌材料之外，第一磁芯103还可以采用其他材料，只要能够提供KHz级别阻抗且第一磁芯103的磁导率在第一设定范围内即可。

在一实施例中，至少一个第一磁芯103用于提供高频共模电感。

在一实施例中，至少一个第一磁芯103采用能提供MHz级别阻抗的磁芯材料。

在一实施例中，至少一个第一磁芯103采用镍锌材料或纳米晶材料。

在一实施例中，至少一个第一磁芯103的磁导率在第二设定范围内。

具体实施时，第一磁芯103可用于提供高频共模电感，在第一磁芯103用于提供高频共模电感时，采用能提供MHz级别阻抗的磁芯材料，且第二设定范围的相对磁导率较低，一般为1000以下。因此，可以作为高频共模电感的材料。当然，可以理解的是，除了镍锌材料或纳米晶材料之外，第一磁芯103还可以采用其他材料，只要能够提供MHz级别阻抗，且第一磁芯103的磁导率在第二设定范围内即可。

在图1、图3和图4中，第一磁芯103可以用于提供低频共模电感，第一磁芯102可以用于提供高频共模电感。

在一实施例中，第二磁芯104采用能提供KHz级别阻抗的材料。

在一实施例中，第二磁芯104采用铁氧体材料。

在一实施例中，第二磁芯104为PM型磁芯或CQ型磁芯。

在一实施例中，第二磁芯104的磁导率在第三设定范围内。

具体实施时，第三设定范围的磁导率较高，一般为2000以上。当然，可以理解的是，除了铁氧体材料之外，第二磁芯104还可以采用其他类型的材料，相关变化例均应落入本发明的保护范围，只要第二磁芯104采用能提供KHz级别阻抗且第二磁芯104的磁导率在第三设定范围内。另外，除了PM型磁芯或CQ型磁芯，第二磁芯104为还可以其他类型的磁芯，相关变化例均应落入本发明的保护范围。

本发明实施例提出的共模差模一体化电感可以在宽频段范围内抑制电磁干扰，图5为本发明实施例中针对共模差模一体化电感的电磁干扰测试的原理图，如图5所示，此次电磁干扰测试包括共模干扰信号和差模干扰信号的检测。线路阻抗稳定网络(LISN)109可将外界的干扰排除，对开关电路产生的干扰信号提取分析，检测在50Ω的电阻完成。共模干扰电流110的特征为在L线和N线为同向的电流；差模干扰电流111的特征为在L线和N线为大小相等方向相反的电流。共模干扰电流110和差模干扰电流111皆为抑制的目标对象。

图6为本发明实施例中共模干扰电流作用于共模电感组件后的示意图，共模电感组件105由第一磁芯103和第一磁芯102组成，112，116为共模干扰电流产生的磁力线。由于共模干扰电流110在第一组绕线100和第二组绕线101中的电流方向相同，其产生的磁力线在磁芯内是加强的。当其作用于第一磁芯103(低频共模电感)时，其产生低频阻抗抑制低频共模干扰电流110；当其作用于第一磁芯102(高频共模电感)时，其产生高频阻抗抑制高频共模干扰电流110；同时其有一部分漏磁通116在空气中。图7为本发明实施例中差模干扰电流作用于共模电感组件之后的示意图，113和115为差模干扰电流111产生的磁力线。由于差模干扰电流在第一组绕线100和第二组绕线101中的电流方向相反大小相等，其产生的磁力线在磁芯内是相互抵消的；其仅有一部分不能抵消的漏磁通115，漏磁通115相当于共模电感组件105的差模成分，但其漏磁通115产生的感量是很小的。因此共模电感组件105对差模干扰电流111的抑制作用非常微弱。

本发明实施例提出的共模差模一体化电感将高磁导率的第二磁芯104包围集成共模电感组件105。当差模干扰电流111流经共模电感组件105时，其产生的漏磁通115流经第二磁芯104。由于第二磁芯104的高磁导率特性，其为漏磁通115提供了低磁阻的通路；因此由漏磁通115产生的漏电感得到了大大的增强。通过利用集成共模电感组件105的漏磁通115，本发明实施例提出的共模差模一体化电感具备了差模干扰电流111的抑制能力，即集成了差模电感。

另外，本发明实施例的共模差模一体化电感还具备抑制电感和***高频元器件耦合的作用。图8为共模电感组件和***高频元器件耦合的示意图，如图8所示，由于漏磁通的存在，通过空间的寄生电容，其很容易与***的高频器件117耦合并将高频干扰引入，从而对干扰抑制效果削弱。图9为本发明实施例中共模差模一体化电感和***高频元器件耦合的示意图，如图9所示，由于第二磁芯104的包围，大部分漏磁通都被限制了第二磁芯104内部。因此共模差模一体化电感对高频器件的耦合得到了大大的减低，提高了电磁干扰抑制效果。

本发明实施例提出的共模差模一体化电感在宽频段范围内对共模干扰信号能提供高的抑制阻抗。图10为普通共模电感的共模阻抗的测试结果，图11为本发明实施例提出的共模差模一体化电感的共模阻抗的测试结果。可以看到，本发明实施例提出的共模差模一体化电感在测试频段范围内(10Hz～20MHz)的共模阻抗都大于普通共模电感。在选取的测试点1MHz和10MHz的共模阻抗都有明显的提升：在1MHz时，普通共模电感的共模阻抗为662Ω，本发明实施例提出的共模差模一体化电感的共模阻抗为701Ω；在10MHz时，普通共模电感的共模阻抗为448Ω，本发明实施例提出的共模差模一体化电感的共模阻抗为81.2kΩ。

本发明实施例提出的共模差模一体化电感在低频段能够提供更大的差模电感抑制差模干扰电流。图12为普通共模电感的差模电感的测试结果，图13为本发明实施例提出的共模差模一体化电感的差模电感的测试结果，可以看到，本发明实施例提出的共模差模一体化电感在测试频段范围内的差模电感都大于普通共模电感。在选取的测试点300KHz的差模电感有明显的提升：普通共模电感的差模电感为11uH，本发明实施例提出的共模差模一体化电感的差模电感为40uH。

综上所述，在本发明实施例中，第一组绕线和第二组绕线以正耦合方式同时缠绕在第一磁芯和第二磁芯上，可将第一磁芯和第二磁芯集成在一起，差模电感组件包括两个第二磁芯，共模电感组件内嵌于差模电感组件中，且位于两个第二磁芯中间，可以将第一磁芯和第二磁芯与第二磁芯集成，使得共模差模一体化电感的整体体积小，成本低，且将共模电感组件内嵌于差模电感组件中，可避免与外界的其他元器件的耦合，电磁干扰抑制效果好。

另外，本发明实施例提出的共模差模一体化电感可在宽频段范围内抑制电磁干扰，在宽频段范围内对共模干扰信号能提供高的抑制阻抗，在低频段能够提供更大的差模电感抑制差模干扰电流。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。