阅读说明：本技术 半导体装置和数据驱动器 (Semiconductor device and data driver ) 是由 土弘 于 2020-03-23 设计创作，主要内容包括：目的在于提供能够抑制芯片占有面积的增加并且缩短放大电路的输出响应时间的半导体装置和数据驱动器。在本发明中,在包括将与由差动级生成的第一差动信号对应的电流送出到输出端子的第一输出晶体管、以及从输出端子抽出与第一差动信号相同相位且电位不同的第二差动信号所对应的电流的第二输出晶体管的差动放大器中,设置包括与使第一差动信号的电平进行移位的电平移位信号对应地向输出端子送出电流的第三输出晶体管、以及与使第二差动信号的电平进行移位的电平移位信号对应地从上述输出端子抽出电流的第四输出晶体管的升压电路。采用与第一和第二输出晶体管相比针对栅极源极间电压的耐压较低、漏极电流较大的晶体管来作为第三和第四输出晶体管。(A semiconductor device and a data driver capable of shortening the output response time of an amplifier circuit while suppressing an increase in the chip-occupied area. In the present invention, a differential amplifier including a first output transistor for sending a current corresponding to a first differential signal generated by a differential stage to an output terminal, and a second output transistor for extracting a current corresponding to a second differential signal having the same phase as the first differential signal and a different potential from the first differential signal from the output terminal is provided with a booster circuit including a third output transistor for sending a current to the output terminal corresponding to a level shift signal for shifting a level of the first differential signal, and a fourth output transistor for extracting a current from the output terminal corresponding to a level shift signal for shifting a level of the second differential signal. As the third and fourth output transistors, transistors having a lower withstand voltage with respect to the voltage between the gate and the source and a larger drain current than the first and second output transistors are used.)

半导体装置和数据驱动器

技术领域

本发明涉及形成有放大电路的半导体装置和显示装置的数据驱动器。

背景技术

现在，作为有源矩阵型的显示装置，液晶显示装置或有机EL显示装置等成为主流。在这样的显示装置中，与呈交叉状地布线有多个数据线和多个扫描线、并且呈矩阵状地排列有经由像素开关连接到多个数据线的显示单元的显示面板一起，装载有向显示面板的多个数据线供给与灰度电平对应的模拟电压信号的数据驱动器、以及向显示面板的多个扫描线供给控制各像素开关的导通、关断的扫描信号的扫描驱动器。

此外，近来，伴随着显示面板的大画面化和高分辨率化，显示面板的数据线的负载电容增大，数据驱动器对数据线进行驱动的每1像素的驱动期间倾向于变短。在此，数据驱动器根据与由影像信号所示的亮度电平对应的输入信号来使数据线的负载电容进行充电或放电，由此，将与该输入信号对应的输出信号供给到数据线。

因此，当数据线的负载电容变大且驱动期间变短时，放大工作不能跟踪于输入影像信号的电平变化，伴随此，在输出信号的电压电平的上升或下降中产生延迟，而存在招致显示不均等画质劣化的可能性。

于是，为了防止这样的问题，提出了附加有缩短从数据驱动器的输出级输出的输出信号的上升和下降时间、所谓的输出响应时间的电路（以下，称为升压电路（boostcircuit））的数据驱动器（例如参照专利文献1的图1）。

该升压电路包括MOS（metal oxide semiconductor，金属氧化物半导体）型的第一～第三晶体管。第一晶体管（MP9，MN9）生成恒定电流并将其供给到第二晶体管（MP8，MN8）的源极端子。第二晶体管的栅极端子与作为放大电路的运算放大器（24）中包括的输出晶体管的栅极端子相连接。第三晶体管（MPO2，MNO2）的栅极端子连接到第二晶体管的源极端子。电源电位施加到第三晶体管的源极端子，漏极端子连接到该运算放大器的输出端子。

通过这样的结构，当例如向该运算放大器的输入信号的电压电平增加并且随后从该运算放大器的输出端子输出的输出信号的电压电平增加时，在其期间，第二和第三晶体管（MP8，MPO2）变为导通状态。当第三晶体管变为导通状态时，该晶体管将与栅极电位对应的电流送出到运算放大器的输出端子，由此，对该输出端子进行充电。由此，能够加速输出信号的电压电平增加的速度、使其上升时间变短。

现有技术文献

专利文献

专利文献1：日本特开2009-198801号公报。

发明内容

发明要解决的课题

然而，上述的第三晶体管（MPO2，MNO2）的栅极端子的电位变为从运算放大器（24）的输出晶体管（MP0，MN0）的栅极端子的电位移位了第二晶体管（MP8，MN8）的阈值电压的量的电位。因此，第三晶体管（MPO2，MNO2）的栅极・源极间电压|Vgs|变得比运算放大器（24）的输出晶体管（MP0，MN0）的|Vgs|低，因此，产生该第三晶体管不会变为导通状态的可能性。

因此，为了通过这样的升压电路来缩短输出响应时间，必须使第三晶体管（MPO2，MNO2）的尺寸（特别是栅极宽度）变大，而存在芯片面积增加这样的问题。

于是，本发明提供了能够抑制芯片占有面积的增加并且缩短放大电路的输出响应时间的半导体装置和数据驱动器。

用于解决课题的方案

本发明的半导体装置具有：输入端子，接受输入信号；输出端子，将输出信号输出；第一和第二电源端子，分别接受第一电源电位和比所述第一电源电位低的第二电源电位；差动级，生成所述输入信号与所述输出信号的差分所对应的第一差动信号和与所述第一差动信号相同相位且电位不同的第二差动信号；第一导电型的第一输出晶体管，连接到所述第一电源端子，在自身的控制端子接受所述第一差动信号，基于所述第一电源电位将与所述第一差动信号对应的电流供给到所述输出端子；第二导电型的第二输出晶体管，连接到所述第二电源端子，在自身的控制端子接受所述第二差动信号，使与该第二差动信号对应的电流从所述输出端子向所述第二电源端子流动；第一电位控制电路，生成使所述第一差动信号向所述第一电源电位侧进行电平移位的第一移位信号；第二电位控制电路，生成使所述第二差动信号向所述第二电源电位侧进行电平移位的第二移位信号；第一导电型的第三输出晶体管，连接到所述第一电源端子，在自身的控制端子接受所述第一移位信号，基于所述第一电源电位将与所述第一移位信号对应的电流供给到所述输出端子；以及第二导电型的第四输出晶体管，连接到所述第二电源端子，在自身的控制端子接受所述第二移位信号，使与所述第二移位信号对应的电流从所述输出端子向所述第二电源端子流动，所述第三输出晶体管是与所述第一输出晶体管相比针对所述第一电源端子和所述控制端子间的电压的耐压较低、与所述第一电源端子和所述控制端子间的电压对应的漏极电流较大的晶体管，所述第四输出晶体管是与所述第二输出晶体管相比针对所述第二电源端子和所述控制端子间的电压的耐压较低、与所述第二电源端子和所述控制端子间的电压对应的漏极电流较大的晶体管。

本发明的半导体装置具有：输入端子，接受输入信号；输出端子，将输出信号输出；第一和第二电源端子，分别接受第一电源电位和与所述第一电源电位不同的第二电源电位；差动级，生成所述输入信号与所述输出信号的差分所对应的第一差动信号和与所述第一差动信号相同相位且电位不同的第二差动信号；第一导电型的第一输出晶体管，连接到所述第一电源端子，在自身的控制端子接受所述第一差动信号，基于所述第一电源电位将与所述第一差动信号对应的电流输出到所述输出端子；第二导电型的第二输出晶体管，连接到所述第二电源端子，在自身的控制端子接受所述第二差动信号，基于所述第二电源电位将与所述第二差动信号对应的电流输出到所述输出端子；第一电位控制电路，生成使所述第一差动信号向所述第一电源电位侧进行电平移位的第一移位信号；以及第一导电型的第三输出晶体管，连接到所述第一电源端子，在自身的控制端子接受所述第一移位信号，基于所述第一电源电位将与所述第一移位信号对应的电流输出到所述输出端子，所述第三输出晶体管是与所述第一输出晶体管相比针对所述第一电源端子和所述控制端子间的电压的耐压较低、与所述第一电源端子和所述控制端子间的电压对应的漏极电流较大的晶体管。

本发明的数据驱动器是包括个别地放大分别具有与多个像素各自的亮度电平对应的电压值的多个灰度电压并供给到显示器件的多个放大电路的数据驱动器，所述放大电路的各个具有：输入端子，接受所述灰度电压作为输入信号；输出端子，将放大所述灰度电压而得到的输出信号供给到所述显示器件；第一和第二电源端子，分别接受第一电源电位和与所述第一电源电位不同的第二电源电位；差动级，生成所述输入信号与所述输出信号的差分所对应的第一差动信号和与所述第一差动信号相同相位且电位不同的第二差动信号；第一导电型的第一输出晶体管，连接到所述第一电源端子，在自身的控制端子接受所述第一差动信号，基于所述第一电源电位将与所述第一差动信号对应的电流输出到所述输出端子；第二导电型的第二输出晶体管，连接到所述第二电源端子，在自身的控制端子接受所述第二差动信号，基于所述第二电源电位将与所述第二差动信号对应的电流输出到所述输出端子；第一电位控制电路，生成使所述第一差动信号向所述第一电源电位侧进行电平移位的第一移位信号；以及第一导电型的第三输出晶体管，连接到所述第一电源端子，在自身的控制端子接受所述第一移位信号，基于所述第一电源电位将与所述第一移位信号对应的电流输出到所述输出端子，所述第三输出晶体管是与所述第一输出晶体管相比针对所述第一电源端子和所述控制端子间的电压的耐压较低、与所述第一电源端子和所述控制端子间的电压对应的漏极电流较大的晶体管。

发明效果

在本发明中，在包括将与由差动级生成的第一差动信号对应的电流送出到输出端子的第一输出晶体管、以及从输出端子抽出与所述第一差动信号相同相位且电位不同的第二差动信号所对应的电流的第二输出晶体管的差动放大器中，设置以下的升压电路。也就是，设置包括在栅极端接受使第一差动信号的电平进行移位的电平移位信号由此向输出端子送出电流的第三输出晶体管、以及在栅极端接受使第二差动信号的电平进行移位的电平移位信号由此从上述输出端子抽出电流的第四输出晶体管中的至少一个的升压电路。此时，采用与第一和第二输出晶体管相比针对栅极・源极间电压的漏极电流较大、针对栅极・源极间电压的耐压较低的晶体管来作为第三和第四输出晶体管。

利用这样的结构，能够在不使升压电路的第三或第四输出晶体管的元件尺寸变大的情况下促进针对连接到输出端子的负载的充放电速度，因此，能够在不招致芯片占有面积的增加和成本变高的情况下缩短放大电路的输出响应时间。

附图说明

图1是示出作为本发明的半导体装置的包括数据驱动器的显示装置200的概略结构的框图。

图2是示出数据驱动器103的内部结构的框图。

图3是示出放大电路100的第一实施例的电路图。

图4是表示放大电路100中包括的晶体管的栅极・源极间电压-漏极电流特性的特性图。

图5是示出放大电路100的第二实施例的电路图。

图6是示出放大电路100的第三实施例的电路图。

图7是示出放大电路100的第四实施例的电路图。

图8是差动级10A的电路图。

具体实施方式

图1是示出作为本发明的半导体装置的包括数据驱动器的显示装置200的概略结构的框图。

如图1所示，显示装置200具有显示面板80、驱动控制部101、扫描驱动器102和数据驱动器103。

显示面板80由例如液晶或有机EL面板等构成，包括在二维画面的水平方向上延伸的r个（r为2以上的自然数）的水平扫描线S1～Sr、以及在二维画面的垂直方向上延伸的n个（n为2以上的自然数）的数据线D1～Dn。在水平扫描线和数据线的各交叉部形成有担负像素的显示单元。

驱动控制部101将用于生成供给到各水平扫描线的水平扫描脉冲的扫描定时信号供给到扫描驱动器102。

进而，驱动控制部101基于影像信号VD来生成开始脉冲信号STP、时钟信号CLK等控制信号和包括以例如8位表示各像素的亮度电平的影像数据片的序列的影像数字信号DVS，并供给到数据驱动器103。

扫描驱动器102基于从驱动控制部101供给的扫描定时信号将水平扫描脉冲依次施加到显示面板80的水平扫描线S1～Sr的各个。

数据驱动器103根据从驱动控制部101供给的控制信号（STP，CLK）而导入影像数字信号DVS中包括的影像数据片（以下，称为影像数据PD）的序列。然后，数据驱动器103将导入的影像数据PD的序列按各1水平扫描线量（n个）地变换为具有与每一个的亮度电平对应的大小的电压值的n个驱动电压G1～Gn，将每一个供给到显示面板80的数据线D1～Dn。

图2是示出数据驱动器103的内部结构的框图。

数据驱动器103形成在半导体IC芯片，如图2所示，包括移位寄存器801、数据寄存器锁存器802、电平移位器803、参照电压生成电路804、解码器805、输出部806和偏置电压生成电路807。

移位寄存器801根据从驱动控制部101供给的开始脉冲STP与时钟信号CLK同步地生成用于进行锁存器的选择的锁存器定时信号U1～Un，并供给到数据寄存器锁存器802。

数据寄存器锁存器802基于锁存器定时信号U1～Un依次导入从驱动控制部101供给的影像数据PD，按每1水平扫描线量（n个）将表示各影像数据PD的影像数据信号R1～Rn供给到电平移位器803。

电平移位器803将对影像数据信号R1～Rn的各个施行增加其信号电平的电平移位处理而得到的n个影像数据信号J1～Jn供给到解码器805。

参照电压生成电路804生成与例如256灰度的各灰度对应的参照电压V0～V255，将这些参照电压V0～V255供给到解码器805。

解码器805按每影像数据信号J1～Jn的各个从参照电压V0～V255之中选择与该影像数据信号对应的参照电压。然后，解码器805将具有按每影像数据信号J1～Jn的各个选择的参照电压的灰度电压信号F1～Fn供给到输出部806。

偏置电压生成电路807生成设定使输出部806工作的工作电流的多个偏置信号并供给到输出部806。第一和第二偏置信号VBP和VBN也由偏置电压生成电路807生成。

输出部806将分别对灰度电压信号F1～Fn个别地放大的信号输出为驱动电压信号G1～Gn。从输出部806输出的驱动电压信号G1～Gn分别供给到显示面板80的数据线D1～Dn。

输出部806如图2所示包括与灰度电压信号F1～Fn的各个一对一对应地设置的、分别具有相同的内部结构的n个放大电路100。

放大电路100的各个接受上述的电源电位E1～E4而工作，基于自身接受到的输入信号VI，生成具有与该输入信号VI对应的电压值并且对电流量进行放大的输出信号VO，将其从输出端子N2输出。

例如，接受上述的灰度电压信号F1作为输入信号VI的放大电路100生成具有与该灰度电压信号F1对应的电压值并且对电流量进行放大的输出信号VO作为驱动电压信号G1，并输出其。此外，接受灰度电压信号F2作为输入信号VI的放大电路100生成具有与该灰度电压信号F2对应的电压值并且对电流量进行放大的输出信号VO作为驱动电压信号G2，并输出其。

[实施例1]

图3是示出作为第一实施例的放大电路100的内部结构的电路图。

放大电路100包括接受输入信号VI的输入端子N1、输出作为放大结果的输出信号VO的输出端子N2、以及分别接受第一～第四电源电位E1～E4的第一～第四电源端子NE1～NE4。

再有，电源电位E1～E4具有例如如以下那样的大小关系。

E3≥E1＞E2≥E4

进而，放大电路100包括：包括差动级10、第一导电型（P沟道型）的第一输出晶体管11、第二导电型（N沟道型）的第二输出晶体管12的差动放大器、以及升压电路BST。

差动级10在自身的非反相输入端（+）接受在输入端子N1接受到的输入信号VI，并且在自身的反相输入端（-）接受输出端子N2的输出信号VO。差动级10经由自身的第一输出端N3输出输入信号VI与输出信号VO的差分所对应的第一差动信号VN3，并且从第二输出端N4输出与该第一差动信号VN3相同相位且电位不同的第二差动信号VN4。

在第一输出晶体管11中，自身的第一端子（源极）连接到第一电源端子NE1，并且第二端子（漏极）连接到输出端子N2。输出晶体管11在自身的控制端子（栅极）接受从差动级10的第一输出端N3输出的第一差动信号VN3。输出晶体管11基于第一电源电位E1将与第一差动信号VN3对应的电流供给到输出端子N2。

在第二输出晶体管12中，自身的第一端子（源极）连接到第二电源端子NE2，并且第二端子（漏极）连接到输出端子N2。输出晶体管12在自身的控制端子（栅极）接受从差动级10的第二输出端N4输出的第二差动信号VN4。输出晶体管12使与第二差动信号VN4对应的电流从输出端子N2向第二电源端子NE2流动。

升压电路BST在输入信号VI的电平变化得比规定值大的情况下，向输出端子N2送出电流，由此，缩短根据该输入信号VI由输出晶体管11和12输出的输出信号VO的输出响应时间。

升压电路BST包括第一电位控制电路20、第二电位控制电路30、第一导电型（P沟道型）的第三输出晶体管13、第二导电型（N沟道型）的第四输出晶体管14。

第一电位控制电路20包括第一导电型（P沟道型）的第一和第二晶体管21和22、以及自身的第一端子连接到电源端子NE1的作为第一负载的第一负载元件23。可以采用例如电阻元件或电流源来作为第一负载元件23。

在晶体管21中，自身的第二端子（漏极）连接到电源端子NE4，第一端子（源极）连接到晶体管22的第二端子（漏极）。在晶体管21中，在自身的控制端子（栅极）接受从差动级10的第一输出端N3输出的第一差动信号VN3。在晶体管22中，自身的第一端子（源极）经由节点N5连接到第一负载元件23的第二端子和输出晶体管13的控制端子（栅极）。在晶体管22中，在自身的控制端子（栅极）接受从偏置电压生成电路807供给的偏置信号VBP。像这样，第一和第二晶体管21和22级联连接在第一负载元件23的第二端子（N5）和电源端子NE4之间。再有，可以调换在第一负载元件23的第二端子（N5）和电源端子NE4之间级联连接的第一和第二晶体管21和22的位置。

利用这样的结构，第一电位控制电路20接受从差动级10输出的第一差动信号VN3，生成使其向第一电源电位E1侧进行电平移位的第一移位信号VN5，将其供给到输出晶体管13的控制端子（栅极）。

第二电位控制电路30包括第二导电型（N沟道型）的第三和第四晶体管31和32、以及自身的第一端子连接到第二电源端子NE2的作为第二负载的第二负载元件33。可以采用例如电阻元件来作为第二负载元件33。

在晶体管31中，自身的第二端子（漏极）连接到电源端子NE3，第一端子（源极）连接到晶体管32的第二端子（漏极）。在晶体管31中，在自身的控制端子（栅极）接受从差动级10的第二输出端N4输出的第二差动信号VN4。在晶体管32中，自身的第一端子（源极）经由节点N6连接到第二负载元件33的第二端子和输出晶体管14的控制端子（栅极）。在晶体管32中，在自身的控制端子（栅极）接受从偏置电压生成电路807供给的偏置信号VBN。像这样，第三和第四晶体管31和32级联连接在第二负载元件33的第二端子（N6）和电源端子NE3之间。再有，可以调换在第二负载元件33的第二端子（N6）和电源端子NE3之间级联连接的第三和第四晶体管31和32的位置。

利用这样的结构，第二电位控制电路30接受从差动级10输出的第二差动信号VN4，生成使其向第二电源电位E2侧进行电平移位的第二移位信号VN6，将其供给到输出晶体管14的控制端子（栅极）。

在此，第二晶体管22作为钳位（clamp）元件发挥作用，其被第一偏置信号VBP控制为使得不会超过在以下说明的第三输出晶体管13的第一端子（源极）和控制端子（栅极）之间的耐压。再有，以后，将这样的耐压也就是能够施加到晶体管的栅极和源极间的最大电压的绝对值称为Vgs最大施加电压。

第一偏置信号VBP具有从第一电源电位E1向第四电源电位E4侧电平移位了不超过输出晶体管13的Vgs最大施加电压和晶体管22的阈值电压（绝对值）的合计电压的电压的量的电位。

由此，第一移位信号VN5被限制为从第一电源电位E1到输出晶体管13的Vgs最大施加电压的电压范围。

同样，第四晶体管32作为钳位元件发挥作用，其被第二偏置信号VBN控制为使得不会超过在以下说明的第四输出晶体管14的第一端子（源极）和控制端子（栅极）之间的耐压（Vgs最大施加电压）。

因此，第二偏置信号VBN具有从第二电源电位E2向第三电源电位侧移位了不超过输出晶体管14的Vgs最大施加电压和晶体管32的阈值电压的合计电压的电压的量的电位。

由此，第二移位信号VN6被限制为从第二电源电位E2到输出晶体管14的Vgs最大施加电压的电压范围。

在第三输出晶体管13中，自身的第一端子（源极）连接到第一电源端子NE1，并且第二端子（漏极）连接到输出端子N2。输出晶体管13在自身的控制端子（栅极）接受从第一电位控制电路20输出的第一移位信号VN5。输出晶体管13基于第一电源电位E1将与第一移位信号VN5对应的电流供给到输出端子N2。

在第四输出晶体管14中，自身的第一端子（源极）连接到第二电源端子NE2，并且第二端子（漏极）连接到输出端子N2。输出晶体管14在自身的控制端子（栅极）接受从第二电位控制电路30输出的第二移位信号VN6。输出晶体管14使与第二移位信号VN6对应的电流从输出端子N2向第二电源端子NE2流动。

在此，第三和第四输出晶体管13和14具有与上述的第一和第二输出晶体管11和12不同的栅极・源极间电压-漏极电流特性。

图4是表示放大电路100中包括的晶体管的栅极・源极间电压-漏极电流特性的特性图。

在此，放大电路100内包括的各晶体管之中的除了输出晶体管13和14之外的全部的晶体管（11，12，21，22，31，32）具有图4的特性曲线L1所示的栅极・源极间电压-漏极电流特性。另一方面，输出晶体管13和14具有图4的特性曲线L2所示的栅极・源极间电压-漏极电流特性。

如图4所示，第三输出晶体管13是例如与第一输出晶体管11相比第一端子（源极）和控制端子（栅极）间的电压|Vgs|所对应的漏极电流量|Ids/W|较大并且第一端子（源极）和控制端子（栅极）间的耐压（Vgs最大施加电压）较低的晶体管。作为具有这样的特性的第一导电型（P沟道型）的输出晶体管13，使用例如与第一输出晶体管11相比较薄地形成栅极绝缘膜的晶体管、或第一导电型（P沟道型）的例如LDMOS（横方向扩散MOS）晶体管。再有，关于第一导电型（P沟道型）的输出晶体管13的第一端子（源极）和第二端子（漏极）间的耐压，只要与第一输出晶体管11同等以上，即可。

同样，第四输出晶体管14是例如与第二输出晶体管12相比第一端子（源极）和控制端子（栅极）间的电压Vgs所对应的漏极电流量Ids/W较大并且第一端子（源极）和控制端子（栅极）间的耐压（Vgs最大施加电压）较低的晶体管。作为具有这样的特性的第二导电型（N沟道型）的输出晶体管14，使用例如与第二输出晶体管12相比较薄地形成栅极绝缘膜的晶体管、或第二导电型（N沟道型）的例如LDMOS（横方向扩散MOS）晶体管。再有，关于第二导电型（N沟道型）的输出晶体管14的第一端子（源极）和第二端子（漏极）间的耐压，只要与第二输出晶体管12同等以上，即可。

在以下，将上述的第一导电型（P沟道型）的晶体管称为“PMOS晶体管”并且将第二导电型（N沟道型）的晶体管称为“NMOS晶体管”来说明图1所示的放大电路100的工作。

图3所示的放大电路100具有输入端子N1连接到差动级10的非反相输入端（+）并且输出端子N2连接到反相输入端（-）的负反馈结构。此时，在图2所示的一例中，各放大电路100接受的输入信号VI是指从解码器805输出的灰度电压信号F。因此，在与各像素对应的影像数据片的每个数据期间内，与表示像素的亮度电平的灰度对应的电压电平的阶跃信号作为输入信号VI输入到放大电路100，与该输入信号VI对应的输出电压VO从输出端子N2输出。再有，放大电路100接受的电源电位E1～E4之中的、例如电源电位E1、E3为高位电源电位，电源电位E2、E4为低位电源电位。

在此，作为初始状态，在输入信号VI为一定电压并且输出电压VO处于输出稳定状态时，从差动级10的输出端N3、N4分别输出的第一差动信号VN3和第二差动信号VN4的电压值是一定的。也就是说，PMOS晶体管11和NMOS晶体管12各自的栅极・源极间电压|Vgs|以比每一个的阈值电压的绝对值稍大的电压而稳定。再有，在PMOS晶体管11和NMOS晶体管12均为导通状态时，在每一个中流动的无功电流通过第一和第二差动信号VN3、VN4被控制为充分小的电流。

关于第一电位控制电路20中包括的PMOS晶体管21，根据差动级10的第一差动信号VN3将节点N5的第一移位信号VN5控制为高到PMOS晶体管21的阈值电压（绝对值）程度的电位。在此，当使PMOS晶体管11和21的阈值电压为相同程度时，处于输出稳定状态的节点N5的第一移位信号VN5具有充分接近电源电位E1的电压。此时，关于PMOS晶体管22，自身的栅极・源极间电压与阈值电压（绝对值）相比充分大，变为导通状态。因此，关于在控制端子（栅极）接受第一移位信号VN5的PMOS晶体管13，由于栅极・源极间电压差比阈值电压（绝对值）小，所以变为关断状态。

此外，关于第二电位控制电路30中包括的NMOS晶体管31，根据差动级10的第二差动信号VN4将节点N6的第二移位信号VN6控制为低到NMOS晶体管31的阈值电压程度的电位。在此，当使NMOS晶体管12和31的阈值电压为相同程度时，处于输出稳定状态的节点N6的第二移位信号VN6具有充分接近电源电位E2的电压。此时，关于NMOS晶体管32，栅极・源极间电压差与阈值电压相比充分大，变为导通状态。因此，关于在控制端子（栅极）接受第二移位信号VN6的NMOS晶体管14，自身的栅极・源极间电压差比阈值电压小，变为关断状态。

像这样，在输入信号VI为一定电压且输出电压VO为输出稳定状态时，作为输出晶体管的PMOS晶体管13和NMOS晶体管14均变为关断状态。

接着，说明从输入信号VI和输出信号VO均处于稳定状态的数据期间起在下一数据期间内输入信号VI向电源电位E1侧（高电位侧）的电平电压变化的情况下的工作。此时，差动级10的第一和第二输出端N3、N4的第一和第二差动信号VN3、VN4均向电源电位E2侧（低电位侧）变化，NMOS晶体管12变为关断状态。相对于此，关于PMOS晶体管11，自身的栅极・源极间电压差扩大，而变为导通状态，将基于电源电位E1的电流送出到输出端子N2，由此，对该输出端子N2和连接到该输出端子N2的负载也就是数据线的负载电容进行充电。

此外，当差动级10的第二差动信号VN4降低时，从第二电位控制电路30输出的第二移位信号VN6降低到电源电位E2。因此，NMOS晶体管14继续维持关断状态。此外，当差动级10的第一差动信号VN3降低时，从第一电位控制电路20输出的第一移位信号VN5也从电源电位E1附近降低。通过第一移位信号VN5，PMOS晶体管13的栅极・源极间电压差扩大，当超过PMOS晶体管13的阈值电压时，PMOS晶体管13变为导通。由此，PMOS晶体管13将基于电源电位E1的电流送出到输出端子N2，由此，对连接到该输出端子N2的负载也就是数据线的寄生电容进行充电。也就是说，通过与前述的PMOS晶体管11进行的充电工作协作，从而促进充电速度。

然而，如前述那样，PMOS晶体管13具有图4的特性曲线L2所示的栅极・源极间电压-漏极电流特性。因此，PMOS晶体管13具有比PMOS晶体管11高的电流驱动能力，所述PMOS晶体管11具有图4的特性曲线L1所示的栅极・源极间电压-漏极电流特性。因此，即使PMOS晶体管13的栅极・源极间电压差比PMOS晶体管11的栅极・源极间电压差小PMOS晶体管21的阈值电压（绝对值）的量，PMOS晶体管13也能够以高电流驱动能力对连接到输出端子N2的负载进行充电。因此，即使PMOS晶体管13的元件尺寸缩小，也能够通过该PMOS晶体管13恰如其分地对连接到输出端子N2的负载进行充电，从而能够削减放大电路100的芯片占有面积。

再有，在差动级10的第一差动信号VN3大幅降低的情况下，第一移位信号VN5也追随其而降低，但是，第一移位信号VN5的电位变动通过PMOS晶体管22限制为到PMOS晶体管13的耐压（Vgs最大施加电压）为止的电压范围。由此，关于PMOS晶体管13，自身的栅极・源极间电压被限制为耐压内，从而防止由于耐压超过所造成的元件破坏。

然后，当连接到输出端子N2的负载的电位接近与输入信号VI对应的输出信号VO时，差动级10的第一和第二输出端N3、N4的第一和第二差动信号VN3、VN4从降低的电位渐渐上升，在回到初始状态的电位时变为稳定状态。同样，第一移位信号VN5也追随第一差动信号VN3而上升，在回到初始状态的电位时变为稳定状态。PMOS晶体管13在关断状态下稳定。

接着，说明从输入信号VI和输出信号VO均处于稳定状态的数据期间起在下一数据期间内输入信号VI向电源电位E2侧（低电位侧）的电平电压变化的情况下的工作。此时，差动级10的第一和第二输出端N3、N4的第一和第二差动信号VN3、VN4均向电源电位E1侧（高电位侧）变化，PMOS晶体管11变为关断状态。相对于此，关于NMOS晶体管12，自身的栅极・源极间电压差扩大而变为导通状态，使连接到输出端子N2的负载也就是数据线的负载电容中积累的电荷放电。

此外，当差动级10的第一差动信号VN3上升时，从第一电位控制电路20输出的第一移位信号VN5上升到电源电位E1。因此，PMOS晶体管13变为关断状态。此外，当差动级10的第二差动信号VN4上升时，从第二电位控制电路30输出的第二移位信号VN6也从电源电位E2附近上升。通过第二移位信号VN6，NMOS晶体管14的栅极・源极间电压差扩大，当超过NMOS晶体管14的阈值电压时，NMOS晶体管14变为导通。

由此，NMOS晶体管14使连接到输出端子N2的负载也就是数据线的负载电容中积累的电荷放电。也就是说，通过与由前述的NMOS晶体管12进行的放电工作协作，从而促进放电速度。

然而，如前述那样，NMOS晶体管14具有图4的特性曲线L2所示的栅极・源极间电压-漏极电流特性。因此，NMOS晶体管14具有比NMOS晶体管12高的电流驱动能力，所述NMOS晶体管12具有图4的特性曲线L1所示的栅极・源极间电压-漏极电流特性。因此，即使NMOS晶体管14的栅极・源极间电压差比NMOS晶体管12的栅极・源极间电压差小NMOS晶体管31的阈值电压，NMOS晶体管14也能够以高电流驱动能力对连接到输出端子N2的负载进行充电。因此，即使缩小NMOS晶体管14的元件尺寸，也能够通过该NMOS晶体管14使连接到输出端子N2的负载中积累的电荷恰如其分地放电，因此，能够削减放大电路100的芯片占有面积。

再有，在差动级10的第二差动信号VN4大幅上升的情况下，第二移位信号VN6也追随其而上升，但是，第二移位信号VN6的电位变动通过NMOS晶体管32限制为到NMOS晶体管14的耐压（Vgs最大施加电压）为止的电压范围。由此，关于NMOS晶体管14，栅极・源极间电压被限制为耐压内，从而防止由于耐压超过所造成的元件破坏。

然后，当连接到输出端子N2的负载的电位接近与输入信号VI对应的输出信号VO时，差动级10的第一和第二输出端N3、N4的第一和第二差动信号VN3、VN4从上升的电位渐渐降低，在回到初始状态的电位时变为稳定状态。同样，第二移位信号VN6也与第二差动信号VN4对应地降低，在回到初始状态的电位时变为稳定状态。NMOS晶体管14变为关断状态而稳定。

像这样，在图3所示的放大电路100中，采用例如如LDMOS晶体管那样与通常的MOS晶体管相比针对栅极・源极间电压的漏极电流较大的元件来作为升压电路BST的输出晶体管13和14。关于LDMOS晶体管，采用被形成为与通常的MOS晶体管相比漏极・源极间电压|Vds|的耐压为同等以上、针对栅极・源极间电压|Vgs|的耐压比漏极・源极间电压|Vds|的耐压低的元件。

也就是说，在放大电路100中，采用与差动放大器中包括的输出晶体管11和12相比针对栅极・源极间电压的漏极电流较大、针对栅极・源极间电压的耐压较低的例如如LDMOS晶体管那样的晶体管来作为升压电路BST中包括的输出晶体管13和14。于是，在放大电路100中，设置晶体管22和32，所述晶体管22和32以使得不会超过针对输出晶体管13和14的栅极・源极间电压的耐压的方式限制两个晶体管（13，14）的栅极电位的变动范围。然而，只要施行使得差动级10的第一差动信号VN3总是为偏置信号VBP以上并且差动级10的第二差动信号VN4总是为偏置信号VBN以下那样的设计，则可以省略晶体管22和32。

总之，作为包括接受输入信号（VI）的输入端子（N1）、以及输出经放大的输出信号（VO）的输出端子（N2）的放大电路100，只要包括以下的第一和第二电源端子、差动级、第一和第二电位控制电路、以及第一～第四输出晶体管即可。

也就是说，第一和第二电源端子（NE1，NE2）的每一个分别接受第一电源电位（E1）和比该第一电源电位低的第二电源电位（E2）。

差动级（10）生成输入信号与输出信号的差分所对应的第一差动信号（VN3）、以及与该第一差动信号相同相位且电位不同的第二差动信号（VN4）。

第一输出晶体管（11）是第一导电型（P沟道型），连接到第一电源端子（NE1），在自身的控制端子（栅极）接受第一差动信号（VN3），基于第一电源电位将与第一差动信号对应的电流供给到输出端子（N2）。

第二输出晶体管（12）是第二导电型（N沟道型），连接到第二电源端子（NE2），在自身的控制端子（栅极）接受第二差动信号（VN4），使与该第二差动信号对应的电流从输出端子（N2）向第二电源端子（NE2）流动。

第一电位控制电路（20）生成使第一差动信号（VN3）向第一电源电位（E1）侧进行电平移位的第一移位信号（VN5）。

第二电位控制电路（30）生成使第二差动信号（VN4）向第二电源电位（E2）侧进行电平移位的第二移位信号（VN6）。

第三输出晶体管（13）是第一导电型（P沟道型），连接到第一电源端子（NE1），在自身的控制端子（栅极）接受第一移位信号（VN5），基于第一电源电位将与第一移位信号对应的电流供给到输出端子（N2）。

第四输出晶体管（14）是第二导电型（N沟道型），连接到第二电源端子（NE2），在自身的控制端子（栅极）接受第二移位信号（VN6），使与第二移位信号对应的电流从输出端子（N2）向第二电源端子流动。

在此，第三输出晶体管（13）是与第一输出晶体管（11）相比针对第一电源端子和控制端子间的电压（Vgs）的耐压较低、与第一电源端子和控制端子间的电压（Vgs）对应的漏极电流较大的晶体管。此外，第四输出晶体管（14）是与第二输出晶体管（12）相比针对第二电源端子和控制端子间的电压（Vgs）的耐压较低、与第二电源端子和控制端子间的电压（Vgs）对应的漏极电流较大的晶体管。

因此，根据图3所示的放大电路100，能够在不使输出晶体管13和14的元件尺寸变大的情况下促进针对负载（例如数据线的负载电容）的充放电速度。因此，根据本发明，能够在不招致芯片占有面积的增加和成本变高的情况下谋求放大电路的输出响应时间的缩短。

再有，在上述第一实施例中，说明了放大电路100具有第一和第二电位控制电路20和30、第三和第四输出晶体管13和14全部的升压电路BST的结构，但是，也可以由第一电位控制电路20和第三输出晶体管13、或者第二电位控制电路30和第三输出晶体管14的仅一方构成。优选的是，使这样的结构为特别地使针对输出端子N2的充电速度或放电速度的一方变高的放大电路100。

[实施例2]

图5是示出采用电流源23A和33A来作为图3所示的第一和第二电位控制电路20和30中分别包括的第一负载元件23和第二负载元件33的、作为本发明的第二实施例的放大电路100的内部结构的电路图。再有，在图5所示的结构中，除了采用电流源23A和33A来作为图3所示的第一负载元件23和第二负载元件33这一点之外，其他结构与图3所示的相同。

在图5中，电流源23A如图5所示那样连接在节点N5和电源端子NE1之间，基于在电源端子NE1接受的电源电位E1来生成规定的恒定电流，将其送出到图5所示的节点N5。电流源33A如图5所示那样连接在节点N6和电源端子NE2之间，从节点N6抽出规定的恒定电流。

再有，电流源23A和33A所流动的恒定电流的电流值分别被设定为不会妨碍第一和第二移位信号VN5和VN6的变动的电流值。具体而言，电流源23A可以由在自身的栅极接受规定的偏置电压的PMOS晶体管构成。同样，电流源33A可以由在自身的栅极接受规定的偏置电压的NMOS晶体管构成。电流源23A和33A分别在输出稳定状态下使输出晶体管13和14稳定地维持为关断状态。

[实施例3]

图6是示出采用其他的内部结构来作为图5所示的第一和第二电位控制电路20和30的、作为本发明的第三实施例的放大电路100的内部结构的电路图。再有，在图6所示的结构中，在升压电路BST的第一和第二电位控制电路20和30内分别新设置耐压保护电路24和34，除了这一点之外，其他结构与图5所示的相同。

耐压保护电路24包括例如自身的第一端子（源极）连接到电源端子NE1并且第二端子（漏极）经由节点N5连接到输出晶体管13的控制端子（栅极）的第一导电型（P沟道型）的晶体管24A。晶体管24A在自身的控制端子（栅极）接受控制信号XCTL。

耐压保护电路34包括例如自身的第一端子（源极）连接到电源端子NE2并且第二端子（漏极）经由节点N6连接到输出晶体管14的控制端子（栅极）的第二导电型（N沟道型）的晶体管34A。晶体管34A在自身的控制端子（栅极）接受控制信号CTL。

再有，上述的控制信号CTL和XCTL是相位彼此反相的信号，在例如驱动控制部101中生成。在该情况下，驱动控制部101遍及从例如电源启动时间点到电源电位到达规定的电压值的电源启动完成时间点为止的规定期间，将实施耐压保护的逻辑电平0的控制信号XCTL和逻辑电平1的控制信号CTL供给到耐压保护电路24和34。然后，在电源启动完成后，驱动控制部101将停止耐压保护的逻辑电平1的控制信号XCTL和逻辑电平0的控制信号CTL供给到耐压保护电路24和34。

因此，仅在电源启动时等、存在在供给偏置电压VBN和VBP的偏置电路进行稳定工作之前的期间内第一和第二移位信号VN5和VN6变为不定状态而输出晶体管13和14的栅极・源极间电压差变为耐压超过的可能性的情况下，晶体管24A和34A才变为导通状态。由此，第一和第二移位信号VN5、VN6从电源启动时稍后的不定状态快速地变为输出晶体管13、14的栅极・源极间电压差为零。

因此，根据耐压保护电路24和34，防止输出晶体管13和14的栅极・源极间电压差在放大电路100的不稳定工作时（例如电源启动时）变为耐压超过。

再有，在上述的实施例中，说明为由驱动控制部101生成控制信号CTL和XCTL，但是，可以在数据驱动器103内设置生成这些控制信号CTL和XCTL的电路。

[实施例4]

图7是示出采用其他的内部结构来作为图6所示的耐压保护电路24和34的、作为本发明的第四实施例的放大电路100的内部结构的电路图。再有，除了耐压保护电路24和34各个的内部结构之外的其他结构与图6所示的相同。

在图7所示的结构中，耐压保护电路24包括第一导电型（P沟道型）的晶体管24B和24C。在晶体管24B中，自身的第一端子（源极）连接到电源端子NE1，第二端子（漏极）和控制端子（栅极）均连接到晶体管24C的第一端子（源极）。晶体管24C的自身的第二端子（漏极）和控制端子（栅极）均经由节点N5连接到输出晶体管13的控制端子（栅极）。在此，晶体管24B和24C以使得每一个的阈值电压（绝对值）的合计变为比输出晶体管13的耐压（Vgs最大施加电压）稍低的电压的元件尺寸来构筑。

像这样，耐压保护电路24具有第一导电型（P沟道型）的晶体管24B和24C级联连接在节点N5和电源端子NE1之间的结构，所述晶体管24B和24C的每一个被二极管连接。

耐压保护电路34包括第二导电型（N沟道型）的晶体管34B和34C。在晶体管34B中，自身的第一端子（源极）连接到电源端子NE2，第二端子（漏极）和控制端子（栅极）均连接到晶体管34C的第一端子（源极）。晶体管34C的自身的第二端子（漏极）和控制端子（栅极）均经由节点N6连接到输出晶体管14的控制端子（栅极）。在此，晶体管34B和34C以使得每一个的阈值电压（绝对值）的合计变为比输出晶体管14的耐压（Vgs最大施加电压）稍低的电压的元件尺寸来构筑。

像这样，耐压保护电路34具有第一导电型（P沟道型）的晶体管34B和34C级联连接在节点N6和电源端子NE2之间的结构，所述晶体管34B和34C的每一个被二极管连接。

利用这样的结构，晶体管24B、24C、34B和34C当第一和第二移位信号VN5和VN6分别超过所设定的阈值电压的合计时变为导通状态，限制该第一和第二移位信号VN5和VN6的电位变动。因此，包括电源启动时等、第一和第二移位信号VN5和VN6可能变为不定状态的情况，也能够防止输出晶体管13和14的栅极・源极间电压差变为耐压超过。再有，关于在耐压保护电路24和34的各个内对每一个被二极管连接的晶体管进行级联连接的级数，不限定于图7所示的2级，也可以为3级以上的多级。

[实施例5]

图8是示出作为图1的放大电路100中的差动级10的一例的差动级10A的电路图。

差动级10A包括由第二导电型（N沟道型）的晶体管61和62构成的NMOS差动对、由第一导电型（P沟道型）的晶体管63和64构成的PMOS差动对、以及电流源65和66。

在电流源65中，自身的一端连接到低电位侧的电源端子E4，另一端共同地连接到晶体管61和62各自的第一端子（源极）。在电流源66中，自身的一端连接到高电位侧的电源端子E3，另一端共同地连接到晶体管63和64各自的第一端子（源极）。

晶体管61和63各自的控制端子（栅极）也就是NMOS差动对和PMOS差动对各自的一个输入作为差动级10A的非反相输入端（+），与输入端子N1相连接。此外，晶体管62和64各自的控制端子（栅极）也就是NMOS差动对和PMOS差动对各自的另一个输入作为差动级10A的反相输入端（-），与输出端子N2相连接。

此外，差动级10A包括与上述的NMOS差动对（61，62）连接的第一导电型（P沟道型）的晶体管41～44。

在晶体管41和42中，每一个的第一端子（源极）连接到高电位侧的电源端子E3，控制端子（栅极）彼此共同连接。晶体管41的第二端子（漏极）经由节点N32连接到晶体管43的第一端子（源极）和形成NMOS差动对的晶体管62的第二端子（漏极）。晶体管42的第二端子（漏极）经由节点N31连接到晶体管44的第一端子（源极）和形成上述的NMOS差动对的晶体管61的第二端子（漏极）。

晶体管43和44在每一个的控制端子（栅极）接受偏置电压VB1。晶体管43的第二端子（漏极）连接到晶体管41和42各自的控制端子（栅极）和节点N35。晶体管44的第二端子（漏极）连接到第一输出端子N3。

晶体管41～44构成第一共源共栅电流镜电路。在此，晶体管44和43的漏极分别成为第一共源共栅电流镜电路的第一端子和第二端子。

此外，差动级10A包括与上述的PMOS差动对（63，64）连接的第二导电型（N沟道型）的晶体管51～54。

在晶体管51和52中，每一个的第一端子（源极）连接到低电位侧的电源端子E4，控制端子（栅极）彼此共同地连接。晶体管51的第二端子（漏极）经由节点N34连接到晶体管53的第一端子（源极）和形成PMOS差动对的晶体管64的第二端子（漏极）。晶体管52的第二端子（漏极）经由节点N33连接到晶体管54的第一端子（源极）和形成上述的PMOS差动对的晶体管63的第二端子（漏极）。

晶体管53和54在每一个的控制端子（栅极）接受偏置电压VB2。晶体管53的第二端子（漏极）连接到晶体管51和52各自的控制端子（栅极）和节点N36。晶体管54的第二端子（漏极）连接到第二输出端子N4。

晶体管51～54构成第二共源共栅电流镜电路。在此，晶体管54和53的漏极分别成为第二共源共栅电流镜电路的第一端子和第二端子。

在此，第一和第二共源共栅电流镜电路各自的第一端子成为差动级10A的第一输出端子N3和第二输出端子N4。

进而，差动级10A包括第一寄生电流源71和第二寄生电流源72。

寄生电流源71连接在第一共源共栅电流镜电路的第一端子（N3）和第二共源共栅电流镜电路的第一端子（N4）之间。寄生电流源72连接在第一共源共栅电流镜电路的第二端子（N35）和第二共源共栅电流镜电路的第二端子（N36）之间。

寄生电流源71包括第一导电型（P沟道型）的晶体管73和第二导电型（N沟道型）的晶体管74。在晶体管73中，自身的第一端子（源极）连接到第一共源共栅电流镜电路的晶体管44的第二端子（漏极），第二端子（漏极）连接到第二共源共栅电流镜电路的晶体管54的第二端子（漏极）。在晶体管74中，自身的第一端子（源极）连接到第二共源共栅电流镜电路的晶体管54的第二端子（漏极），第二端子（漏极）连接到第一共源共栅电流镜电路的晶体管44的第二端子（漏极）。晶体管73在自身的控制端子（栅极）接受偏置电压VB3，晶体管74在自身的控制端子（栅极）接受偏置电压VB4。

寄生电流源71使与偏置电压VB3和VB4对应的恒定电流在第一共源共栅电流镜电路的第一端子（N3）和第二共源共栅电流镜电路的第一端子（N4）的第一端子之间流动。

在寄生电流源72中，自身的一端连接到节点N35，另一端连接到节点N36。寄生电流源72使规定的一定电流在第一共源共栅电流镜电路的第二端子（N35）和第二共源共栅电流镜电路的第二端子（N36）的第二端子之间流动。

利用这样的结构，在差动级10A中，在输入端子N1的输入信号VI相对于输出端子N2的输出信号VO发生变化的情况下，差动级10A的输出端子对（N3，N4）的电位分别向与输入信号VI的电压变化相反的方向作用。

再有，可以在例如图3的放大电路100的输出端子N2和差动级10A的各端子之中的至少1个端子之间，具备相位补偿用的电容器以便谋求放大工作的输出稳定化。

以上，根据图3、图5～图7所示的放大电路100中包括的升压电路BST，能够快速地跟踪输入信号VI的变化来使连接到输出端子N2的负载以充分的电流驱动能力进行充电和放电。此外，在该升压电路BST中，即使使输出晶体管13和14的尺寸很小，也能够恰如其分地缩短放大电路100的输出响应时间。

因此，如图2所示，只要采用包括n个这样的放大电路100的输出部806，就能够实现数据驱动器103本身的省面积化和低成本化。

进而，根据这样的放大电路100，能够缩短输出响应时间，因此，通过在数据驱动器103中装载该放大电路100，从而能够以低成本实现适应于显示面板的大画面化和高分辨率化的高品质的显示。

附图标记的说明

10差动级

11～14输出晶体管

20第一电位控制电路

30第二电位控制电路

100放大电路

103数据驱动器

806输出部

BST升压电路。