一种宽范围输入输出接口电路
阅读说明：本技术 一种宽范围输入输出接口电路 (Wide-range input/output interface circuit ) 是由 陈雷 倪劼 李学武 孙华波 王文锋 郭琨 孙健爽 刘亚泽 赫彩 甄淑琦 张玉 于 2020-12-07 设计创作，主要内容包括：一种宽范围输入输出接口电路,属于集成电路领域；作为输出接口的情况下,利用辅助电压产生单元(103)的开启与关闭,通过双模式电平转换单元,使输出驱动单元(101)中PMOS晶体管栅源电压等于内核工作电源电压；作为输入接口的情况下,利用辅助电压产生单元(103)的开启与关闭,通过耐压输入缓冲器单元(104)和耐压输入缓冲器单元(105)的开启与关闭,使耐压输入缓冲器单元(104)中PMOS晶体管栅源电压等于输入输出接口电源电压。(A wide-range input/output interface circuit belongs to the field of integrated circuits; under the condition of being used as an output interface, the grid-source voltage of a PMOS (P-channel metal oxide semiconductor) transistor in the output driving unit (101) is enabled to be equal to the voltage of a kernel working power supply through the dual-mode level conversion unit by utilizing the on and off of the auxiliary voltage generation unit (103); in the case of an input interface, the gate-source voltage of a PMOS transistor in a withstand voltage input buffer unit (104) is made equal to the input-output interface power supply voltage by turning on and off a withstand voltage input buffer unit (104) and a withstand voltage input buffer unit (105) by turning on and off an auxiliary voltage generation unit (103).)
技术领域
本发明涉及一种宽范围输入输出接口电路，特别是一种针对可编程逻辑器件应用需求而优化设计的能够适应多种电源电压的输入输出接口电路，属于集成电路领域。
背景技术
可编程逻辑器件具有灵活性高、成本低、周期短等优点，能够大大缩短产品的研制周期和最大化降低风险，已经成为集成电路产业中的核心元器件。可编程逻辑器件包括两种电源，一种是内核工作电源，为了整体电路性能和功耗，内核工作电源工作一个固定的电源电压下，另一种是输入输出接口电源，起到可编程逻辑器件与其它器件通信功能，需要根据外围器件的电压要求进行选择。为了保证与多种外围器件的直接连接，可编程逻辑器件的输入输出接口电源需要工作在很宽的电压范围上，输入输出接口电源电压可能比内核工作电源电压高，也可能比内核工作电源电压低。因此需要为可编程逻辑器件设计专用的宽范围输入输出接口电路来满足各种协议和接口电源电压的需求。
传统的输入输出接口电路都是针对特定电源电压进行设计的，对输入输出接口电源电压高于内核工作电压的结构，当工作在输入输出接口电源电压低于内核工作电压的情况下，由于晶体管上工作电压远低于典型工作电压，使其性能无法满足要求。对输入输出接口电源电压低于内核工作电压的结构，受限于晶体管器件工作电压和可靠性问题，不能在输入输出接口电源电压高于内核工作电压的情况下工作。因此，必须针对可编程逻辑器件对多种输入输出接口电源电压的需求设计针对性的宽范围输入输出接口电路。同时满足输入输出接口电源电压高于内核工作电压的情况和输入输出接口电源电压低于或等于内核工作电压的情况，并保证各种电源电压下工作时的数据传输速度，适应可编程逻辑器件应用的要求。
发明内容
本发明要解决的技术问题是：克服现有技术的不足，提供了针对可编程逻辑器件在多种电源电压下工作的需求，提供了一种宽范围输入输出接口电路，同时满足输入输出接口电源电压高于内核工作电压的情况和输入输出接口电源电压低于或等于内核工作电源电压的情况，并保证各种电源电压下工作时的数据传输速度，适应可编程逻辑器件应用的要求。
本发明目的通过以下技术方案予以实现：
一种宽范围输入输出接口电路，包括输出驱动单元(101)、双模式电平转换单元、辅助电压产生单元(103)、耐压输入缓冲器单元(104和105)；
宽范围输入输出接口电路作为输出接口的情况下，当输入输出接口电源电压高于内核工作电源电压时，辅助电压产生单元(103)开启，产生一个等于输入输出接口电源电压减去内核工作电源电压的辅助电压，通过双模式电平转换单元，使输出驱动单元(101)中PMOS晶体管栅源电压等于内核工作电源电压；当输入输出接口电源电压低于或等于内核工作电源电压时，辅助电压产生单元(103)关闭，通过双模式电平转换单元，使输出驱动单元(101)中PMOS晶体管栅源电压等于输入输出接口电源电压；
宽范围输入输出接口电路作为输入接口的情况下，当输入输出接口电源电压高于内核工作电源电压时，辅助电压产生单元(103)开启，产生一个等于输入输出接口电源电压减去内核工作电源电压的辅助电压，耐压输入缓冲器单元(104)关闭，耐压输入缓冲器单元(105)开启，使耐压输入缓冲器单元(105)中PMOS晶体管栅源电压等于内核工作电源电压；当输入输出接口电源电压低于或等于内核工作电源电压时，辅助电压产生单元(103)关闭，耐压输入缓冲器单元(104)开启，耐压输入缓冲器单元(105)关闭，使耐压输入缓冲器单元(104)中PMOS晶体管栅源电压等于输入输出接口电源电压。
上述宽范围输入输出接口电路，优选的，输出驱动单元(101)包括4个P沟道MOS管(P1、P2、P3、P4)和3个N沟道MOS管(N1、N2、N3)，
P沟道MOS管P1(207)的源极和P沟道MOS管P2(211)的源极与输入输出接口电源VCCO相连，P沟道MOS管P1(207)的栅极和P沟道MOS管P2(211)的栅极与输出驱动单元(101)的输入端口PG1(201)相连，P沟道MOS管P1(207)的漏极和P沟道MOS管P2(211)的漏极与输出驱动单元(101)的输出端口PIP(204)相连，P沟道MOS管P3(208)的源极和P沟道MOS管P4(212)的源极与输出驱动单元(101)的输出端口PIP(204)相连，P沟道MOS管P3(208)的栅极和P沟道MOS管P4(212)的栅极与输出驱动单元(101)的输入端口PG2(202)相连，P沟道MOS管P3(208)的漏极和P沟道MOS管P4(212)的漏极与输出驱动单元(101)的双向端口PAD(205)相连，N沟道MOS管N1(209)的漏极与输出驱动单元(101)的双向端口PAD(205)相连，N沟道MOS管N1(209)的栅极与内核工作电源VCCI相连，N沟道MOS管N1(209)的源极与输出驱动单元(101)的输出端口PIN(206)相连，N沟道MOS管N2(210)的漏极和N沟道MOS管N3(213)的漏极与输出驱动单元(101)的输出端口PIN(206)相连，N沟道MOS管N2(210)的栅极和N沟道MOS管N3(213)的栅极与输出驱动单元(101)的输入接口NG1(203)相连，N沟道MOS管N2(210)的源极和N沟道MOS管N3(213)的源极与地相连。
上述宽范围输入输出接口电路，优选的，双模式电平转换单元包括8个P沟道MOS管(P5、P6、P7、P8、P9、P10、P11、P12)、10个N沟道MOS管(N4、N5、N6、N7、N8、N9、N10、N11、N12、N13)和2个反相器(I3、I4)，P沟道MOS管P5(306)的源极和P沟道MOS管P6(320)的源极与输入输出接口电源VCCO相连，P沟道MOS管P5(306)的栅极与P沟道MOS管P10(316)的漏极和N沟道MOS管N8(317)的漏极相连，P沟道MOS管P6(320)的栅极与P沟道MOS管P9(311)的漏极和N沟道MOS管N7(310)的漏极相连，P沟道MOS管P5(306)的漏极与P沟道MOS管P7(307)的源极相连，P沟道MOS管P6(320)的漏极与P沟道MOS管P8(312)的源极相连，P沟道MOS管P7(307)的栅极、P沟道MOS管P9(311)的栅极、P沟道MOS管P10(316)的栅极和P沟道MOS管P8(321)的栅极与双模式电平转换单元的输入端口VA(301)相连，P沟道MOS管P7(307)的漏极与P沟道MOS管P9(311)的源极、P沟道MOS管P11(308)的源极和N沟道MOS管N4(309)的栅极相连，P沟道MOS管P8(321)的漏极、P沟道MOS管P10(316)的源极、P沟道MOS管P12(322)的源极和N沟道MOS管N5(323)的栅极与输出端口Z(304)相连，P沟道MOS管P11(308)的栅极与N沟道MOS管N4(309)的源极和N沟道MOS管N6(310)的漏极相连，P沟道MOS管P12(322)的栅极与N沟道MOS管N5(323)的源极和N沟道MOS管N9(324)的漏极相连，P沟道MOS管P11(308)的漏极与N沟道MOS管N4(309)的漏极相连，P沟道MOS管P12(302)的漏极与N沟道MOS管N5(323)的漏极相连，N沟道MOS管N6(310)的栅极、N沟道MOS管N7(312)的栅极、N沟道MOS管N8(317)的栅极和N沟道MOS管N9(324)的栅极与内核工作电源VCCI相连，N沟道MOS管N6(310)的源极与N沟道MOS管N10(313)的源极和N沟道MOS管N12(314)的漏极相连，N沟道MOS管N9(324)的源极与N沟道MOS管N11(318)的源极和N沟道MOS管N13(319)的漏极相连，N沟道MOS管N7(312)的源极与N沟道MOS管N10(313)的漏极相连，N沟道MOS管N8(317)的源极与N沟道MOS管N11(318)的漏极相连，反相器I3(305)的输入端与双模式电平转换单元的输入端口VS(302)相连，反相器I3(305)的输出端与N沟道MOS管N10(313)的栅极和N沟道MOS管N11(318)的栅极相连，反相器I4(315)的输入端和N沟道MOS管N12(314)的栅极与双模式电平转换单元的输入端A(303)相连，反相器I4(315)的输出端与N沟道MOS管N13(319)的栅极相连，N沟道MOS管N12(314)的源极和N沟道MOS管N13(319)的源极与地相连。
上述宽范围输入输出接口电路，优选的，辅助电压产生单元(103)包括2个P沟道MOS管(P13、P14)、2个N沟道MOS管(N14、N15)、1个运算放大器(X1)、2个电阻(R1、R2)和1个二选一多路器(M3)，运算放大器X1(404)的负输入端与输入端口VREF(401)相连，运算放大器X1(404)的正输入端与P沟道MOS管P13(405)的漏极和电阻R1(407)的正端相连，运算放大器X1(404)的输出端与P沟道MOS管P13(405)的栅极和P沟道MOS管P14(406)的栅极相连，P沟道MOS管P13(405)的源极和P沟道MOS管P14(406)的源极与内核工作电源VCCI相连，电阻R1(407)的负端与地相连，P沟道MOS管P14(406)的漏极与N沟道MOS管N14(408)的漏极、N沟道MOS管N14(408)的栅极和N沟道MOS管N15(409)的栅极相连，N沟道MOS管N15(409)的漏极与电阻R2(410)的负端和二选一多路器M3(411)的第二个输入端A2(413)相连，N沟道MOS管N15(409)的源极与地相连，电阻R2(410)的正端与输入输出接口电源VCCO相连，二选一多路器M3(411)的第一个输入端A1(412)与地相连，二选一多路器M3(411)的选择端S(414)与输入端口VS(402)相连，二选一多路器M3(411)的输出端Z(415)与输出端VA(403)相连，电阻R1(407)和电阻R2(410)阻值相同，N沟道MOS管N14(408)和N沟道MOS管N15(409)宽度相同，P沟道MOS管P13(405)和P沟道MOS管P14(406)宽度的比例与输入端口VREF(401)的电压和内核工作电源VCCI电压的比例相同，二选一多路器M3(411)在选择端S(414)为逻辑低时输出端Z(415)选择输入端A1(412)输出，二选一多路器M3(411)在选择端S(414)为逻辑高时输出端Z(415)选择输入端A2(413)输出。
上述宽范围输入输出接口电路，优选的，耐压输入缓冲器(104)包括3个P沟道MOS管(P15、P16、P17)、1个N沟道MOS管(N16)和1个反相器(I5)，P沟道MOS管P15(505)的源极与输入输出接口电源VCCO相连，P沟道MOS管P15(505)的栅极与输入端口VSb(501)相连，P沟道MOS管P15(505)的漏极与P沟道MOS管P16(506)的源极相连，P沟道MOS管P15(506)的栅极与输入端口VA(502)相连，P沟道MOS管P15(506)的源极与P沟道MOS管P17(507)的源极相连，P沟道MOS管P17(507)的栅极和N沟道MOS管N16(508)的栅极与输入端口PIN(503)相连，P沟道MOS管P17(507)的漏极和N沟道MOS管N16(508)的漏极与反相器I5(509)的输入端口相连，N沟道MOS管N16(508)的源极与地相连，反相器I5(509)的输出端口与输出端口Z(504)相连；
耐压输入缓冲器(105)包括8个P沟道MOS管(P18、P19、P20、P21、P22、P23、P24、P25)和7个N沟道MOS管(N17、N18、N19、N20、N21、N22、N23)，P沟道MOS管P18(606)的源极和P沟道MOS管P19(613)的源极与输入输出接口电源VCCO相连，P沟道MOS管P18(606)的栅极和P沟道MOS管P19(613)的栅极与输入端口VSb(601)相连，P沟道MOS管P18(606)的漏极与P沟道MOS管P20(607)的源极相连，P沟道MOS管P19(613)的漏极与P沟道MOS管P21(614)的源极相连，P沟道MOS管P20(607)的栅极与输入端口PIP(602)相连，P沟道MOS管P20(607)的漏极与P沟道MOS管P22(608)的源极和P沟道MOS管P21(615)的栅极相连，P沟道MOS管P21(615)的漏极与P沟道MOS管P23(616)的源极相连，P沟道MOS管P22(608)和P沟道MOS管P23(615)的栅极与输入端口VA(603)相连，P沟道MOS管P22(608)的漏极与P沟道MOS管P24(608)的源极和N沟道MOS管N17(610)的栅极相连，P沟道MOS管P23(615)的漏极与P沟道MOS管P25(161)的源极和N沟道MOS管N18(617)的栅极相连，P沟道MOS管P24(609)的栅极与N沟道MOS管N17(610)的源极和N沟道MOS管N19(611)的漏极相连，P沟道MOS管P25(616)的栅极与N沟道MOS管N18(617)的源极、N沟道MOS管N20(618)的漏极和N沟道MOS管N23(620)的漏极相连，P沟道MOS管P24(609)的漏极与N沟道MOS管N17(610)的漏极相连，P沟道MOS管P25(616)的漏极与N沟道MOS管N18(617)的漏极相连，N沟道MOS管N19(611)的栅极、N沟道MOS管N20(618)的栅极和N沟道MOS管N23(620)的栅极与内核工作电源VCCI相连，N沟道MOS管N23(620)的源极与输出端口Z(605)相连，N沟道MOS管N19(611)的源极与N沟道MOS管N21(612)的漏极和N沟道MOS管N22(619)的栅极相连，N沟道MOS管N21(612)的栅极与输入端口PIN(604)相连，N沟道MOS管N21(612)的源极与地相连，N沟道MOS管N22(619)的源极与地相连。
本发明相比于现有技术具有如下有益效果：
(1)本发明通过使用辅助电压产生单元和双模式电平转换单元，能够提供多种输入输出接口电源电压下数据输出的能力，当输入输出接口电源电压高于内核工作电源电压时，辅助电压产生单元开启，产生一个等于输入输出接口电源电压减去内核工作电源电压的辅助电压，通过双模式电平转换单元，使输出驱动单元中PMOS晶体管栅源电压等于内核工作电源电压，既保证晶体管可靠性又提供最大输出驱动能力，当输入输出接口电源电压低于或等于内核工作电源电压时，辅助电压产生单元关闭，通过双模式电平转换单元，使输出驱动单元PMOS晶体管栅源电压等于输入输出接口电源电压，提供最大输出驱动能力。
(2)本发明通过使用辅助电压产生单元和两个耐压输入缓冲器单元，能够提供多种输入输出接口电源电压下数据输入的能力，当输入输出接口电源电压高于内核工作电源电压时，辅助电压产生单元开启，产生一个等于输入输出接口电源电压减去内核工作电源电压的辅助电压，第一个耐压输入缓冲器单元关闭，第二个耐压输入缓冲器单元开启，使第二个输入缓冲器单元中PMOS晶体管栅源电压等于内核工作电源电压，既保证晶体管可靠性又提供最大转换速度，当输入输出接口电源电压低于或等于内核工作电源电压时，辅助电压产生单元关闭，第一个耐压输入缓冲器单元开启，第二个耐压输入缓冲器单元关闭，使第一个输入缓冲器单元中PMOS晶体管栅源电压等于输入输出接口电源电压，提供最大转换速度。
(3)本发明通过使用输出驱动单元，能够适应可编程器件的输入输出接口在各种协议的要求下；根据不同的协议和驱动能力的要求，可编程逻辑器件可以选择输出接口并联晶体管的数量，本发明只需要调整输出驱动单元的数量，来匹配输出并联晶体管的数量，而不需要改辅助电压产生单元和双模式电平转换单元的设计，即可达到可编程逻辑器件设计要求。
(4)本发明通过使用辅助电压产生单元产生一个输入输出接口电源电压减去内核工作电源电压的辅助电压，可以适应多种不同的输入输出接口电源电压范围，从而提供最大的输出驱动能力和输入转换速度。
(5)本发明通过使用辅助电压产生单元产生一个输入输出接口电源电压减去内核工作电源电压的辅助电压，可以在可编程逻辑器件内部设计多组输入输出接口电源，每组输入输出接口电源可以共用一个辅助电压产生单元，从而提高可编程器件的设计效率。
(6)本发明通过所需驱动电流的大小选择输出驱动单元的个数，配置灵活。
附图说明
图1是本发明宽范围输入输出接口电路示意图；
图2是本发明输出驱动单元电路示意图；
图3是本发明双模式电平转换单元电路示意图；
图4是本发明辅助电压产生单元电路示意图；
图5是本发明第一个耐压输入缓冲器单元电路示意图；
图6是本发明第二个耐压输入缓冲器单元电路示意图；
图7是本发明输入输出接口电源电压高于内核工作电源电压情况下的输入输出波形图；
图8是本发明输入输出接口电源电压低于内核工作电源电压情况下的输入输出波形图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步详细描述。
本发明的技术方案为：一种宽范围输入输出接口电路，包括一个输出驱动单元、三个双模式电平转换单元、一个辅助电压产生单元、两个耐压输入缓冲器、两个多路选择器。通过辅助电压产生单元和双模式电平转换单元的结合来满足多种输入输出接口电源电压下数据输出的能力，当输入输出接口电源电压高于内核工作电源电压时，辅助电压产生单元开启，产生一个等于输入输出接口电源电压减去内核工作电源电压的辅助电压，通过双模式电平转换单元，使输出驱动单元中PMOS晶体管栅源电压等于内核工作电源电压，既保证晶体管可靠性又提供最大输出驱动能力，当输入输出接口电源电压低于或等于内核工作电源电压时，辅助电压产生单元关闭，通过双模式电平转换单元，使输出驱动单元PMOS晶体管栅源电压等于输入输出接口电源电压，提供最大输出驱动能力。通过辅助电压产生单元和两个耐压输入缓冲器单元的结合来满足多种输入输出接口电源电压下数据输入的能力，当输入输出接口电源电压高于内核工作电源电压时，辅助电压产生单元开启，产生一个等于输入输出接口电源电压减去内核工作电源电压的辅助电压，第一个耐压输入缓冲器单元关闭，第二个耐压输入缓冲器单元开启，使第二个输入缓冲器单元中PMOS晶体管栅源电压等于内核工作电源电压，既保证晶体管可靠性又提供最大转换速度，当输入输出接口电源电压低于或等于内核工作电源电压时，辅助电压产生单元关闭，第一个耐压输入缓冲器单元开启，第二个耐压输入缓冲器单元关闭，使第一个输入缓冲器单元中PMOS晶体管栅源电压等于输入输出接口电源电压，提供最大转换速度。本发明与传统输入输出接口电路相比，能够提供更大的输入输出接口电源电压范围，同时在不同的输入输出接口电源电压下能够提供更快的数据传输速度。
下面结合附图和具体实施例对本发明做进一步详细描述，
宽范围输入输出接口电路，如图1所示，包括一个输出驱动单元(101)、三个双模式电平转换单元(102、108和109)、一个辅助电压产生单元(103)、两个耐压输入缓冲器单元(104和105)、两个二选一多路器(106和107)、一个与门(110)、一个与非门(111)和两个反相器(112和113)；
输出驱动单元(101)，如图2所示，包括4个P沟道MOS管和3个N沟道MOS管，P沟道MOS管P1(207)的源极和P沟道MOS管P2(211)的源极与输入输出接口电源VCCO相连，P沟道MOS管P1(207)的栅极和P沟道MOS管P2(211)的栅极与输入端口PG1(201)相连，P沟道MOS管P1(207)的漏极和P沟道MOS管P2(211)的漏极与输出端口PIP(204)相连，P沟道MOS管P3(208)的源极和P沟道MOS管P4(212)的源极与输出端口PIP(204)相连，P沟道MOS管P3(208)的栅极和P沟道MOS管P4(212)的栅极与输入端口PG2(202)相连，P沟道MOS管P3(208)的漏极和P沟道MOS管P4(212)的漏极与双向端口PAD(205)相连，N沟道MOS管N1(209)的漏极与双向端口PAD(205)相连，N沟道MOS管N1(209)的栅极与内核工作电源VCCI相连，N沟道MOS管N1(209)的源极与输出端口PIN(206)相连，N沟道MOS管N2(210)的漏极和N沟道MOS管N3(213)的漏极与输出端口PIN(206)相连，N沟道MOS管N2(210)的栅极和N沟道MOS管N3(213)的栅极与输入接口NG1(203)相连，N沟道MOS管N2(210)的源极和N沟道MOS管N3(213)的源极与地相连；
双模式电平转换单元(102、108和109)，如图3所示，包括8个P沟道MOS管、10个N沟道MOS管和2个反相器，P沟道MOS管P5(306)的源极和P沟道MOS管P6(320)的源极与输入输出接口电源VCCO相连，P沟道MOS管P5(306)的栅极与P沟道MOS管P10(316)的漏极和N沟道MOS管N8(317)的漏极相连，P沟道MOS管P6(320)的栅极与P沟道MOS管P9(311)的漏极和N沟道MOS管N7(310)的漏极相连，P沟道MOS管P5(306)的漏极与P沟道MOS管P7(307)的源极相连，P沟道MOS管P6(320)的漏极与P沟道MOS管P8(312)的源极相连，P沟道MOS管P7(307)的栅极、P沟道MOS管P9(311)的栅极、P沟道MOS管P10(316)的栅极和P沟道MOS管P8(321)的栅极与输入端口VA(301)相连，P沟道MOS管P7(307)的漏极与P沟道MOS管P9(311)的源极、P沟道MOS管P11(308)的源极和N沟道MOS管N4(309)的栅极相连，P沟道MOS管P8(321)的漏极、P沟道MOS管P10(316)的源极、P沟道MOS管P12(322)的源极和N沟道MOS管N5(323)的栅极与输出端口Z(304)相连，P沟道MOS管P11(308)的栅极与N沟道MOS管N4(309)的源极和N沟道MOS管N6(310)的漏极相连，P沟道MOS管P12(322)的栅极与N沟道MOS管N5(323)的源极和N沟道MOS管N9(324)的漏极相连，P沟道MOS管P11(308)的漏极与N沟道MOS管N4(309)的漏极相连，P沟道MOS管P12(302)的漏极与N沟道MOS管N5(323)的漏极相连，N沟道MOS管N6(310)的栅极、N沟道MOS管N7(312)的栅极、N沟道MOS管N8(317)的栅极和N沟道MOS管N9(324)的栅极与内核工作电源VCCI相连，N沟道MOS管N6(310)的源极与N沟道MOS管N10(313)的源极和N沟道MOS管N12(314)的漏极相连，N沟道MOS管N9(324)的源极与N沟道MOS管N11(318)的源极和N沟道MOS管N13(319)的漏极相连，N沟道MOS管N7(312)的源极与N沟道MOS管N10(313)的漏极相连，N沟道MOS管N8(317)的源极与N沟道MOS管N11(318)的漏极相连，反相器I3(305)的输入端与输入端口VS(302)相连，反相器I3(305)的输出端与N沟道MOS管N10(313)的栅极和N沟道MOS管N11(318)的栅极相连，反相器I4(315)的输入端和N沟道MOS管N12(314)的栅极与输入端A(303)相连，反相器I4(315)的输出端与N沟道MOS管N13(319)的栅极相连，N沟道MOS管N12(314)的源极和N沟道MOS管N13(319)的源极与地相连；
辅助电压产生单元(103)，如图4所示，包括2个P沟道MOS管、2个N沟道MOS管、1个运算放大器、2个电阻和1个二选一多路器，运算放大器X1(404)的负输入端与输入端口VREF(401)相连，运算放大器X1(404)的正输入端与P沟道MOS管P13(405)的漏极和电阻R1(407)的正端相连，运算放大器X1(404)的输出端与P沟道MOS管P13(405)的栅极和P沟道MOS管P14(406)的栅极相连，P沟道MOS管P13(405)的源极和P沟道MOS管P14(406)的源极与内核工作电源VCCI相连，电阻R1(407)的负端与地相连，P沟道MOS管P14(406)的漏极与N沟道MOS管N14(408)的漏极、N沟道MOS管N14(408)的栅极和N沟道MOS管N15(409)的栅极相连，N沟道MOS管N15(409)的漏极与电阻R2(410)的负端和二选一多路器M3(411)的第二个输入端A2(413)相连，N沟道MOS管N15(409)的源极与地相连，电阻R2(410)的正端与输入输出接口电源VCCO相连，二选一多路器M3(411)的第一个输入端A1(412)与地相连，二选一多路器M3(411)的选择端S(414)与输入端口VS(402)相连，二选一多路器M3(411)的输出端Z(415)与输出端VA(403)相连，电阻R1(407)和电阻R2(410)阻值相同，N沟道MOS管N14(408)和N沟道MOS管N15(409)宽度相同，P沟道MOS管P13(405)和P沟道MOS管P14(406)宽度的比例与输入端口VREF(401)的电压和内核工作电源VCCI电压的比例相同，二选一多路器M3(411)在选择端S(414)为逻辑低时输出端Z(415)选择输入端A1(412)输出，二选一多路器M3(411)在选择端S(414)为逻辑高时输出端Z(415)选择输入端A2(413)输出；
第一个耐压输入缓冲器(104)，如图5所示，包括3个P沟道MOS管、1个N沟道MOS管和1个反相器，P沟道MOS管P15(505)的源极与输入输出接口电源VCCO相连，P沟道MOS管P15(505)的栅极与输入端口VSb(501)相连，P沟道MOS管P15(505)的漏极与P沟道MOS管P16(506)的源极相连，P沟道MOS管P15(506)的栅极与输入端口VA(502)相连，P沟道MOS管P15(506)的源极与P沟道MOS管P17(507)的源极相连，P沟道MOS管P17(507)的栅极和N沟道MOS管N16(508)的栅极与输入端口PIN(503)相连，P沟道MOS管P17(507)的漏极和N沟道MOS管N16(508)的漏极与反相器I5(509)的输入端口相连，N沟道MOS管N16(508)的源极与地相连，反相器I5(509)的输出端口与输出端口Z(504)相连；
第二个耐压输入缓冲器(105)，如图6所示，包括8个P沟道MOS管和7个N沟道MOS管，P沟道MOS管P18(606)的源极和P沟道MOS管P19(613)的源极与输入输出接口电源VCCO相连，P沟道MOS管P18(606)的栅极和P沟道MOS管P19(613)的栅极与输入端口VSb(601)相连，P沟道MOS管P18(606)的漏极与P沟道MOS管P20(607)的源极相连，P沟道MOS管P19(613)的漏极与P沟道MOS管P21(614)的源极相连，P沟道MOS管P20(607)的栅极与输入端口PIP(602)相连，P沟道MOS管P20(607)的漏极与P沟道MOS管P22(608)的源极和P沟道MOS管P21(615)的栅极相连，P沟道MOS管P21(615)的漏极与P沟道MOS管P23(616)的源极相连，P沟道MOS管P22(608)和P沟道MOS管P23(615)的栅极与输入端口VA(603)相连，P沟道MOS管P22(608)的漏极与P沟道MOS管P24(608)的源极和N沟道MOS管N17(610)的栅极相连，P沟道MOS管P23(615)的漏极与P沟道MOS管P25(161)的源极和N沟道MOS管N18(617)的栅极相连，P沟道MOS管P24(609)的栅极与N沟道MOS管N17(610)的源极和N沟道MOS管N19(611)的漏极相连，P沟道MOS管P25(616)的栅极与N沟道MOS管N18(617)的源极、N沟道MOS管N20(618)的漏极和N沟道MOS管N23(620)的漏极相连，P沟道MOS管P24(609)的漏极与N沟道MOS管N17(610)的漏极相连，P沟道MOS管P25(616)的漏极与N沟道MOS管N18(617)的漏极相连，N沟道MOS管N19(611)的栅极、N沟道MOS管N20(618)的栅极和N沟道MOS管N23(620)的栅极与内核工作电源VCCI相连，N沟道MOS管N23(620)的源极与输出端口Z(605)相连，N沟道MOS管N19(611)的源极与N沟道MOS管N21(612)的漏极和N沟道MOS管N22(619)的栅极相连，N沟道MOS管N21(612)的栅极与输入端口PIN(604)相连，N沟道MOS管N21(612)的源极与地相连，N沟道MOS管N22(619)的源极与地相连。
本发明中设计的宽范围输入输出接口电路的工作方式如下：在输入输出接口电源电压高于内核工作电源电压的情况下，输入端口VS(118)设置为高电平，辅助电压产生单元(103)开启，产生一个等于输入输出接口电源电压减去内核工作电源电压的辅助电压(VCCO-VCCI)，二选一多路器M1(106)选择第二个输入端A2(702)输出，双模式电平转换单元(102、108和109)中N沟道MOS管N10(313)和N沟道MOS管N11(318)关闭，双模式电平转换单元(102、108和109)中P沟道MOS管P5(306)、P沟道MOS管P6(320)、P沟道MOS管P7(307)、P沟道MOS管P8(321)、P沟道MOS管P9(311)、P沟道MOS管P10(316)、P沟道MOS管P11(308)、P沟道MOS管P12(322)、N沟道MOS管N4(309)、N沟道MOS管N5(323)、N沟道MOS管N6(310)、N沟道MOS管N9(324)、N沟道MOS管N12(314)和N沟道MOS管N13(319)工作，当宽范围输入输出接口电路输出逻辑高时，输出驱动单元(101)的输入端口PG1(201)和输入端口PG2(202)为辅助电压(VCCO-VCCI)，输出驱动单元(101)的输入端口NG1(203)为地电压，双向端口PAD(114)输出电压为输入输出接口电源电压(VCCO)，当宽范围输入输出接口电路输出逻辑低时，输出驱动单元(101)的输入端口PG1(201)为输入输出电源电压(VCCO)，输出驱动单元(101)的输入端口PG2(202)为辅助电压(VCCO-VCCI)，输出驱动单元(101)的输入端口NG1(203)为内核工作电源电压(VCCI)，双向端口PAD(114)输出电压为地电压，当宽范围输入输出接口电路输入时，第二个耐压输入缓冲器(105)开启，第一个耐压输入缓冲器(104)关闭，二选一多路器M2(107)选择第二个输入耐压缓冲器(105)的输出到输出端口DI(119)；
在输入输出接口电源电压低于或等于内核工作电源电压的情况下，输入端口VS(118)设置为低电平，辅助电压产生单元(103)关闭，产生一个地电压，二选一多路器M1(106)选择第一个输入端A1(701)输出，双模式电平转换单元(102、108和109)中N沟道MOS管N10(313)和N沟道MOS管N11(318)开启，双模式电平转换单元(102、108和109)中P沟道MOS管P5(306)、P沟道MOS管P6(320)、P沟道MOS管P7(307)、P沟道MOS管P8(321)、P沟道MOS管P9(311)、P沟道MOS管P10(316)、N沟道MOS管N7(312)、N沟道MOS管N8(317)、N沟道MOS管N10(313)、N沟道MOS管N11(318)、N沟道MOS管N12(314)和N沟道MOS管N13(319)工作，当宽范围输入输出接口电路输出逻辑高时，输出驱动单元(101)的输入端口PG1(201)和输入端口PG2(202)为地电压，输出驱动单元(101)的输入端口NG1(203)为地电压，双向端口PAD(114)输出电压为输入输出接口电源电压(VCCO)，当宽范围输入输出接口电路输出逻辑低时，输出驱动单元(101)的输入端口PG1(201)为输入输出电源电压(VCCO)，输出驱动单元(101)的输入端口PG2(202)为内核工作电源电压(VCCI)，输出驱动单元(101)的输入端口NG1(203)为内核工作电源电压(VCCI)，双向端口PAD(114)输出电压为地电压，当宽范围输入输出接口电路输入时，第一个耐压输入缓冲器(104)开启，第二个耐压输入缓冲器(105)关闭，二选一多路器M2(107)选择第一个耐压缓冲器(104)的输出到输出端口DI(119)。
图7为本发明的宽范围输入输出接口电路在输入输出接口电源电压高于内核工作电源电压情况下的电压波形，其中第一条线为输入端口DO(115)的电压波形，第二条线为双向端口PAD(114)的电压波形，第三条线为输出端口DI(119)的电压波形，其中内核工作电源电压为1.8V，
输入输出接口电源电压为3.3V；
图8为本发明的宽范围输入输出接口电路在输入输出接口电源电压低于内核工作电源电压情况下的电压波形，其中第一条线为输入端口DO(115)的电压波形，第二条线为双向端口PAD(114)的电压波形，第三条线为输出端口DI(119)的电压波形，其中内核工作电源电压为1.8V，输入输出接口电源电压为1.2V；本发明在输入输出接口电源电压高于内核工作电源电压情况下和输入输出接口电源电压低于或等于内核工作电源电压情况下输出电压都可以达到输入输出电源电压(VCCO)，同时数据传输速率保持一致，能够满足多种电源电压下的数据传输需求。
本发明说明书中未作详细描述的内容属本领域技术人员的公知技术。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
- 上一篇：一种医用注射器针头装配设备
- 下一篇：一种基于FPGA的多路模拟信号同步采样电路系统