阅读说明：本技术 一种可配置延迟电路 (Configurable delay circuit ) 是由 李建军 谢宇 陈诚 杜涛 李威 于 2020-07-13 设计创作，主要内容包括：本发明属于集成电路技术领域,提出了一种可配置延迟电路。一种可配置延迟单元,可包含：带使能端的配置电路1；可包含带使能端的配置电路2的延迟元件；可选择性地包含脉冲整形电路。一种包含有可配置延迟单元的可配置延迟模块,可包含：至少一个可配置延迟单元；可选择性地包含一个或若干不可配置延迟单元。一种包含有可配置延迟模块的延迟电路,可包含：至少一个可配置延迟模块；可选择性地包含p-q译码模块；至少一个输出端口；可选择性地包含数据选择模块,数据选择模块有m+1个输入端口,n个输出端口；可选择性地包含若干个脉冲整形电路。(The invention belongs to the technical field of integrated circuits and provides a configurable delay circuit. A configurable delay cell, comprising: a configuration circuit 1 with an enable terminal; a delay element that may comprise a configuration circuit 2 with an enable terminal; a pulse shaping circuit may optionally be included. A configurable delay module including a configurable delay cell, comprising: at least one configurable delay element; one or several non-configurable delay cells may be optionally included. A delay circuit including a configurable delay module, comprising: at least one configurable delay module; optionally a p-q decoding module; at least one output port; the data selection module can be selectively contained, and is provided with m +1 input ports and n output ports; a number of pulse shaping circuits may optionally be included.)

一种可配置延迟电路

技术领域

本发明属于集成电路技术领域，具体涉及一种可配置延迟电路。

背景技术

集成电路设计中时常会使用到延迟电路，延迟电路可用于信号的延迟、去除信号的抖动、用于信号的产生等等。

发明内容

本发明具体涉及到一种可配置延迟电路。

一种可配置延迟单元，如图1所示，可包含：带使能端的配置电路1，该电路可包含至少一个带使能端的逻辑门，至少一个带使能端的逻辑门的输出端作为带使能端的配置电路1的输出端，普通逻辑门用于保证逻辑正确，带使能端的配置电路1的输入端连接至可配置延迟单元的输入端；可包含带使能端的配置电路2的延迟元件，该延迟元件的输出端连接至带使能端的配置电路1的输出端，输入端连接至带使能端的配置电路1的输入端，该延迟元件可选择性地包含带使能端的配置电路2，带使能端的配置电路2可包含至少一个带使能端的逻辑门；可选择性地包含脉冲整形电路，用于将延迟后的信号整形成近似方波的信号。

一种包含有可配置延迟单元的可配置延迟模块，如图2所示，可包含：至少一个可配置延迟单元；可选择性地包含一个或若干不可配置延迟单元(与可配置延迟单元的区别在于没有带使能端的配置电路1和2)。第一个延迟单元(可配置延迟单元和不可配置延迟单元均可)的输入端连接至可配置延迟模块的输入端，第一个延迟单元的输出端连接至第二个延迟单元的输入端，第二个延迟单元的输出端连接至第三个延迟单元的输入端，依次连接，最后一个延迟单元的输出端连接至可配置延迟模块的输出端。每一个可配置延迟单元均有一个使能信号输入端口。

一种包含有可配置延迟模块的延迟电路，如图3所示，可包含：至少一个可配置延迟模块；可选择性地包含p-q译码模块，p-q译码模块可用于将p个输入信号译码成可配置延迟模块的q个使能信号，p和q均需大于等于1；至少一个输出端口；可选择性地包含数据选择模块，数据选择模块有m+1个输入端口，n个输出端口，数据选择模块可用于为每一个输出端口从m+1个输入信号中选择一个信号输出，m和n均需大于等于1；可选择性地包含若干个脉冲整形电路，用于将延迟后的信号整形成近似方波的信号。

附图说明

图1为一种可配置延迟单元

图2为一种包含有可配置延迟单元的可配置延迟模块

图3为一种包含有可配置延迟模块的延迟电路

图4为一种可配置延迟单元的具体实施例

图5为一种可配置延迟单元的具体实施例的仿真效果图

图6为一种不可配置延迟单元的具体实施例

图7为一种不可配置延迟单元的具体实施例的仿真效果图

图8为一种包含有可配置延迟单元的可配置延迟模块的具体实施例

图9为一种包含有可配置延迟单元的可配置延迟模块的具体实施例的真值表

图10为一种包含有可配置延迟单元的可配置延迟模块的具体实施例的仿真效果图

图11为一种包含有可配置延迟模块的延迟电路的具体实施例

图12为一种3-7译码电路的真值表

图13为一种8选1数据选择电路的真值表

图14为一种包含有可配置延迟模块的延迟电路的具体实施例的仿真效果图

具体实施方式

下面将参照附图更详细地描述各个实施方式。然而，本发明可按照不同的形式来实施，并且不应被解释为受限于本文所阐述的实施方式。

当一个元件被称为“连接到”另一元件时，该元件可直接位于另一元件上，直接连接到或直接联接到另一元件，或者可存在一个或更多个中间元件。此外，当在本说明书中使用术语“包含”、“包含有”、“可包含”时，说明存在所述元件，并且不排除存在或添加一个或更多个其它元件。

为方便描述，以下使能信号均为高电平有效。

一种可配置延迟单元的具体实施例如图4所示，一种带使能端的配置电路1可包含：1个带使能端的反相器；1个普通反相器。带使能端的反相器的输出端连接到脉冲整形电路的输入端，可配置延迟单元的使能信号无效时，带使能端的反相器运行状态类似普通反相器，可使可包含带使能端的配置电路2的延迟元件中的倒比管反相器的延迟功能不起作用。普通反相器用以保证带使能端的配置电路1的输出信号逻辑正确。

一种可包含带使能端的配置电路2的延迟元件可包含：1个带使能端的反相器；1个倒比管反相器；2个普通反相器；1个电容；1个带使能端的传输门。连接倒比管反相器输入端的普通反相器用以隔离可配置延迟单元的输入端和倒比管反相器的输入端，以使可配置延迟单元输入端的电平翻转速度不受倒比管反相器的影响。当可配置延迟单元的使能信号有效时，倒比管反相器和电容起到延迟的功能，当可配置延迟单元的使能信号无效时，带使能端的传输门处于截止状态，可使可包含带使能端的配置电路2的延迟元件的输出信号不受电容延迟功能的影响，带使能端的反相器可使电容的逻辑电平与可包含带使能端的配置电路2的延迟元件的输出信号是同步的。

一种脉冲整形电路可包含：2个普通反相器。脉冲整形电路用以脉冲波形的整形。

本实施例设定的延迟时间为50ns，当可配置延迟单元的使能信号有效时，输出信号相比输入信号可延迟50ns，当可配置延迟单元的使能信号无效时，输出信号相比输入信号没有延迟，如图5所示。

一种不可配置延迟单元的具体实施例如图6所示，一种延迟元件可包含：1个倒比管反相器；1个普通反相器；1个电容。相比图4所示实施例，没有带使能端的配置电路1和带使能端的配置电路2，本实施例设定的延迟时间为50ns，没有使能信号端口，如图7所示，输出信号相比输入信号延迟50ns。

在图4和图6的具体实施例基础上，一种包含有可配置延迟单元的可配置延迟模块的具体实施例如图8所示，可包含：7个可配置延迟单元；1个不可配置延迟单元；7个使能信号输入端口；1个待处理信号输入端口和1个输出端口。本实施例中，每一个延迟单元的延迟时间均设定为50ns，使能信号有效个数越多，本实施例的延迟时间越长，如图9所示。图10为使能信号EN[6:0]分别等于0001111和0000000时(即EN有效个数分别为4和0)，本实施例的延迟效果。

在图8的具体实施例基础上，一种包含有可配置延迟模块的延迟电路的具体实施例如图11所示，可包含：7个可配置延迟模块，每个可配置延迟模块的延迟时间都是可配置的；1个3-7译码模块，3-7译码模块有3个输入端DEC_SEL[2:0]，7个输出端EN[6:0]，真值表如图12所示；1个数据选择模块(由3个8选1数据选择单元构成)，本实施例用3个8选1数据选择单元分别配置OUT 2、OUT 1、OUT 0，每个8选1数据选择单元有3个输入端，分别为MUX_SEL[8:6]、MUX_SEL[5:3]、MUX_SEL[2:0]，以MUX_SEL[2:0]和OUT 0为例，真值表如图13所示。本实施例的延迟效果如图14所示，当DEC_SEL[2:0]为000时，每个可配置延迟模块的延迟时间为50ns，若MUX_SEL[8:0]为011100110，则OUT 2延迟150ns，OUT 1延迟200ns，OUT 0延迟300ns，若MUX_SEL[8:0]为101001001，则OUT 2延迟250ns，OUT 1延迟50ns，OUT 0延迟50ns；当DEC_SEL[2:0]为100时，每个可配置延迟模块的延迟时间为250ns，若MUX_SEL[8:0]为011100110，则OUT 2延迟750ns，OUT 1延迟1us，OUT 0延迟1.5us，若MUX_SEL[8:0]为101001001，则OUT 2延迟1.25us，OUT 1延迟250ns，OUT 0延迟250ns。

上述实施例已经充分说明了本发明的必要技术内容，普通技术人员能够依据说明加以实施，故不再赘述其他技术细节。

以上所述，仅是本发明的具体实施例方式，本说明书所公开的任一特征，除非特征叙述，均可被其他等效或具体类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。