阅读说明：本技术 一种延时电路、方法、防止信号误触发电路和集成电路 (Delay circuit, method, circuit for preventing signal from false triggering and integrated circuit ) 是由 李征 朱伟东 于 2020-07-14 设计创作，主要内容包括：本发明实施例公开了一种延时电路、方法、防止信号误触发电路和集成电路,其中,延时电路包括：上升沿延时电路和下降沿延时电路；所述上升沿延时电路采用组合逻辑电路,用于对输入信号的上升沿进行延时；所述下降沿延时电路采用组合逻辑电路,用于对输入信号的下降沿进行延时。本发明实施例的技术方案中延时电路不使用寄存器,只使用最基本的组合逻辑电路就能达到现有模拟、数字延时方法同等的延时效果,而且与现有模拟、数字延时方法相比,本发明实施例的技术方案中延时电路所需芯片面积小,成本低,降低了芯片功耗低,契合目前集成电路精密化、小型化的发展趋势,适宜推广应用。(The embodiment of the invention discloses a delay circuit, a method, a circuit for preventing signal false triggering and an integrated circuit, wherein the delay circuit comprises: a rising edge delay circuit and a falling edge delay circuit; the rising edge delay circuit adopts a combinational logic circuit and is used for delaying the rising edge of the input signal; the falling edge delay circuit adopts a combinational logic circuit and is used for delaying the falling edge of the input signal. The delay circuit in the technical scheme of the embodiment of the invention does not use a register, can achieve the same delay effect of the existing analog and digital delay methods only by using the most basic combinational logic circuit, and compared with the existing analog and digital delay methods, the technical scheme of the embodiment of the invention has the advantages of small chip area required by the delay circuit, low cost, low chip power consumption, conformity with the development trend of the precision and miniaturization of the existing integrated circuit, and suitability for popularization and application.)

一种延时电路、方法、防止信号误触发电路和集成电路

技术领域

本发明实施例涉及电子电路领域，尤其涉及一种延时电路、方法、防止信号误触发电路和集成电路。

背景技术

信号的完整性对于集成电路正常工作至关重要。信号在传输的过程中，会受到来自其他信号或者环境的干扰，导致信号失真。例如：在开关电源的环境下，按照半桥方式连接的两个功率管在导通和关断的状态之间高速切换，如图1a至图1f所示。这样的切换导致在半桥的输出点VSW，通常是电感的接入点，产生高速变化的电压。电压变化的幅度是输入电压VIN和地GND之间，变化速度在纳秒(ns)级别。这样大幅高速变化的信号，很容易通过电路板上的寄生电容的耦合，影响到附近的其它信号。受影响的信号会产生短时脉冲，也就是“毛刺”，并误触发其控制的电路。例如：如果产生“毛刺”的信号是一个电路使能信号，变低的“毛刺”会导致该电路停止工作。所以，在接收信号时，必须要过滤短时脉冲以防止信号误触发。

目前，过滤“毛刺”通常的做法是增加延时电路。如果信号的变化是小于规定时间，这种变化就被忽略掉。大于该时间的变化才会被识别为真实的变化，并做进一步处理。实现延时的方法可以分为模拟和数字两种。模拟的方法就是使用低通滤波器，如图2所示。电阻和电容的组成的低通滤波器可以有效的把输入信号的瞬时变化过滤掉。延时的时间越长，能够过滤的“毛刺”宽度越长，发生误触发的可能性越低，但是所需要的电阻和电容的面积也越大。例如：在0.18um的工艺下过滤掉1us的“毛刺”，需要的电阻和电容约为1MΩ和2pF，版图所占面积约1600um^2(不包含连接所需的走线，隔离环，以及符合设计规范的安全间距等)。数字的方法是使用逻辑电路。最常用的办法是通过寄存器实现，如图3a和图3b中所示的基于D触发器的实现方式。图3a和图3b分别对输入信号IN的上升沿和下降沿进行延时。在50％占空比的时钟CLK下，延时的时间为0.5～1.5倍的CLK周期。例如：时钟周期要至少2us，才能够过滤掉1us的“毛刺”。如果时钟周期小于该最低值，可以通过分频电路达到所需的周期。由于数字方法依赖时钟电路，所以更适用于有时钟的系统，例如：开关电源等。在0.18um的工艺下，实现该电路的面积约为650um^2(不包含连接所需的走线，隔离环，以及符合设计规范的安全间距等)。此外，该面积也不包含时钟电路所需要面积。

综上，无论是模拟还是数字实现延时的方法所需芯片面积均较大，数字实现延时的方法还均需使用寄存器，占用过多芯片宝贵的面积资源，不仅成本高，而且由于芯片面积与功耗成正比关系，所以也造成功耗浪费。

以上问题亟待解决。

发明内容

为解决相关技术问题，本发明提供一种延时电路、方法、防止信号误触发电路和集成电路，来解决以上背景技术部分提到的问题。

为实现上述目的，本发明实施例采用如下技术方案：

第一方面，本发明实施例提供了一种延时电路，包括：上升沿延时电路和下降沿延时电路；其中，所述上升沿延时电路采用组合逻辑电路，用于对输入信号的上升沿进行延时；所述下降沿延时电路采用组合逻辑电路，用于对输入信号的下降沿进行延时。

进一步的，所述上升沿延时电路包括：第一与非门、第二与非门、第三上升沿延时用非门、第四与非门、第五与非门、第六上升沿延时用非门、第七与非门、第八与非门、第九上升沿延时用非门；其中，

所述第一与非门的第一输入端接输入信号，第一与非门的输出连接到第三上升沿延时用非门的输入端和第二与非门的第一输入端，第三上升沿延时用非门的输出连接到第四与非门的第一输入端，第四与非门的输出连接到第六上升沿延时用非门的输入端和第五与非门的第一输入端；第五与非门的输出连接到第二与非门的第二输入端和第四与非门的第二输入端，第六上升沿延时用非门的输出连接到第七与非门的第一输入端，第七与非门的输出连接到第九上升沿延时用非门的输入端和第八与非门的第一输入端，第八与非门的输出连接到第五与非门的第二输入端和第七与非门的第二输入端，时钟信号(CLK)连接到第八与非门的第二输入端，第九上升沿延时用非门的输出连接到电路最终输出端。

进一步的，所述下降沿延时电路包括：第一或非门、第二或非门、第三下降沿延时用非门、第四或非门、第五或非门、第六下降沿延时用非门、第七或非门、第八或非门、第九下降沿延时用非门；其中，

所述第一或非门的第一输入端接输入信号，第一或非门的输出连接到第三下降沿延时用非门的输入端和第二或非门的第一输入端，第三下降沿延时用非门的输出连接到第四或非门的第一输入端，第四或非门的输出连接到第六下降沿延时用非门的输入端和第五或非门的第一输入端；第五或非门的输出连接到第二或非门的第二输入端和第四或非门的第二输入端，第六下降沿延时用非门的输出连接到第七或非门的第一输入端，第七或非门的输出连接到第九下降沿延时用非门的输入端和第八或非门的第一输入端，第八或非门的输出连接到第五或非门的第二输入端和第七或非门的第二输入端，时钟信号(CLK)连接到第八或非门的第二输入端，第九下降沿延时用非门的输出连接到电路最终输出端。

进一步的，所述上升沿延时电路中第五与非门的输出不经过任何其它逻辑门，直接连接到第四与非门的相应输入端，然后，第二与非门和第四与非门的相应的输入端再相连；所述上升沿延时电路中第八与非门的输出不经过任何其它逻辑门，直接连接到第七与非门的相应输入端，然后，第五与非门和第七与非门的相应的输入端再相连。

进一步的，所述下降沿延时电路中第五或非门的输出不经过任何其它逻辑门，直接连接到第四或非门的相应输入端，然后，第二或非门和第四或非门的相应的输入端再相连；所述下降沿延时电路中第八或非门的输出不经过任何其它逻辑门，直接连接到第七或非门的相应输入端，然后，第五或非门和第七或非门的相应的输入端再相连。

第二方面，本发明实施例还提供了一种延时方法，包括：

通过上述实施例提供的上升沿延时电路对输入信号的上升沿进行延时，过程如下：

当输入信号IN为0时，第一与非门无需判断第二与非门的输出V2的状态，第一与非门的输出V1直接为1，第三上升沿延时用非门的输出V3随即变为0；第四与非门无需判断第五与非门的输出V5的状态，第四与非门的输出V4直接为1；第六上升沿延时用非门的输出V6随即变为0；第七与非门无需判断第八与非门的输出V8的状态，第七与非门的输出V7直接为1，第九上升沿延时用非门的输出即电路最终输出端OUT的输出变为0；

当输入信号IN由0变1之后，第一与非门的输出V1保持1不变，直到控制时钟信号变成0，则第一与非门的输出V1才能够由1变成0，随之第三上升沿延时用非门的输出V3变成1；第四与非门的输出V4保持1不变，直到控制时钟信号变成1，则第四与非门的输出V4才能够由1变成0，随之第六上升沿延时用非门的输出V6变成1；第七与非门的输出V7保持1不变，直到控制时钟信号再次变成0，则第七与非门的输出V7才能够由1变成0，随之电路最终输出端OUT变为1。

进一步的，所述延时方法还包括：

通过上述实施例提供的下降沿延时电路对输入信号的下降沿进行延时，过程如下：

当输入信号IN为1时，第一或非门无需判断第二或非门的输出V2的状态，第一或非门的输出V1直接为0，第三下降沿延时用非门的输出V3随即变为1；或非门4无需判断第五或非门的输出V5的状态，第四或非门的输出V4直接为0；第六下降沿延时用非门的输出V6随即变为1；第七或非门无需判断第八或非门的输出V8的状态，第七或非门的输出V7直接为0，第九下降沿延时用非门的输出即电路最终输出端OU变为1；

当输入信号IN由1变0之后，第一或非门的输出V1保持0不变，直到控制时钟信号变成1，则第一或非门的输出V1才能够由0变成1，随之第三下降沿延时用非门的输出V3变成0；第四或非门的输出V4保持0不变，直到控制时钟信号变成0，则第四或非门的输出V4才能够由0变成1，随之第六下降沿延时用非门的输出V6变成0；第七或非门的输出V7保持0不变，直到控制时钟信号再次变成1，则第七或非门的输出V7才能够由0变成1，随之电路最终输出端OUT变为0。

第三方面，本发明实施例进一步提供了一种防止信号误触发电路，包括上述实施例提供的延时电路；通过所述延时电路过滤掉短时脉冲从而防止信号误触发。

第四方面，本发明实施例进一步提供了一种集成电路，该集成电路包括上述实施例提供的延时电路。

第五方面，本发明实施例进一步提供了一种集成电路，该集成电路包括上述实施例提供的防止信号误触发电路。

本发明实施例的技术方案中，延时电路包括上升沿延时电路和下降沿延时电路；上升沿延时电路采用组合逻辑电路对输入信号的上升沿进行延时；下降沿延时电路采用组合逻辑电路对输入信号的下降沿进行延时。本发明实施例的技术方案中延时电路不使用寄存器，只使用最基本的组合逻辑电路就能达到现有模拟、数字延时方法同等的延时效果，而且与现有模拟、数字延时方法相比，本发明实施例的技术方案中延时电路所需芯片面积小，成本低，降低了芯片功耗低，契合目前集成电路精密化、小型化的发展趋势，适宜推广应用。

附图说明

为了更清楚地说明及理解本发明实施例中的技术方案，下面将对本发明背景技术、实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据本发明实施例的内容和这些附图获得其他的附图。

图1a至图1f为降压DC/DC工作原理示意图；

图2为模拟方法产生延时的原理示意图；

图3a为基于D触发器对输入信号IN的上升沿进行延时的电路示意图；

图3b为基于D触发器对输入信号IN的上升沿进行延时的电路示意图；

图4为本发明实施例一提供的上升沿延时电路结构图；

图5为本发明实施例一提供的上升沿延时电路实现上升沿延时的流程图；

图6a为本发明实施例一提供的上升沿延时的仿真结果图：延时约1.5倍的CLK周期；

图6b为本发明实施例一提供的上升沿延时的仿真结果图：延时约0.5倍的CLK周期；

图6c为本发明实施例一提供的上升沿延时的仿真结果图：延时约1倍的CLK周期；

图7为本发明实施例一提供的下降沿延时电路结构图；

图8为本发明实施例一提供的下降沿延时电路实现上升沿延时的流程图；

图9a为本发明实施例一提供的下降沿延时的仿真结果图：延时约1.5倍的CLK周期；

图9b为本发明实施例一提供的下降沿延时的仿真结果图：延时约0.5倍的CLK周期；

图9c为本发明实施例一提供的下降沿延时的仿真结果图：延时约1倍的CLK周期；

图10a为模拟方法产生延时所需芯片面积；

图10b为传统数字方法产生延时所需芯片面积；

图10c为本发明实施例一提供的延时电路产生延时所需芯片面积。

具体实施方式

为使本发明解决的技术问题、采用的技术方案和达到的技术效果更加清楚，下面将结合附图对本发明实施例的技术方案作进一步的详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

本实施例中延时电路包括：上升沿延时电路和下降沿延时电路；其中，

上升沿延时电路采用组合逻辑电路，用于对输入信号的上升沿进行延时；下降沿延时电路采用组合逻辑电路，用于对输入信号的下降沿进行延时。

示例性的，图4为本发明实施例一提供的上升沿延时电路结构图，图中1指第一与非门，2指第二与非门，3指第三上升沿延时用非门，4指第四与非门，5指第五与非门，6指第六上升沿延时用非门，7指第七与非门，8指第八与非门，9指第九上升沿延时用非门，V1指第一与非门的输出，V2指第二与非门的输出，V3指第三上升沿延时用非门的输出，V4指第四与非门的输出，V5指第五与非门的输出，V6指第六上升沿延时用非门的输出，V7指第七与非门的输出，V8指第八与非门的输出。本实施例中上升沿延时电路包括：第一与非门、第二与非门、第三上升沿延时用非门、第四与非门、第五与非门、第六上升沿延时用非门、第七与非门、第八与非门、第九上升沿延时用非门。其中，所述第一与非门的第一输入端接输入信号，第一与非门的输出连接到第三上升沿延时用非门的输入端和第二与非门的第一输入端，第三上升沿延时用非门的输出连接到第四与非门的第一输入端，第四与非门的输出连接到第六上升沿延时用非门的输入端和第五与非门的第一输入端；第五与非门的输出连接到第二与非门的第二输入端和第四与非门的第二输入端，第六上升沿延时用非门的输出连接到第七与非门的第一输入端，第七与非门的输出连接到第九上升沿延时用非门的输入端和第八与非门的第一输入端，第八与非门的输出连接到第五与非门的第二输入端和第七与非门的第二输入端，时钟信号(CLK)连接到第八与非门的第二输入端，第九上升沿延时用非门的输出连接到电路最终输出端。具体的，图5为本发明实施例一提供的上升沿延时电路实现上升沿延时的流程图，所述上升沿延时电路实现上升沿延时过程如下：

当输入信号IN为0时，第一与非门无需判断第二与非门的输出V2的状态，第一与非门的输出V1直接为1，第三上升沿延时用非门的输出V3随即变为0；第四与非门无需判断第五与非门的输出V5的状态，第四与非门的输出V4直接为1；第六上升沿延时用非门的输出V6随即变为0；第七与非门无需判断第八与非门的输出V8的状态，第七与非门的输出V7直接为1，第九上升沿延时用非门的输出即电路最终输出端OUT的输出变为0。

当输入信号IN由0变1之后，每个逻辑门的输出状态是否变化取决于控制时钟信号的状态。如果当前控制时钟信号为1，第八与非门的输出V8是0，第五与非门的输出V5是1，第二与非门的输出V2是0，第一与非门的输出V1保持为1不变。当控制时钟信号变成0之后，第八与非门的输出V8变成1，第五与非门的输出V5变成0，第二与非门的输出V2变成1，则第一与非门的输出V1由1变成0；第一与非门的输出V1变成0后，第三上升沿延时用非门的输出V3变成1。由于当前第五与非门的输出V5是0，第四与非门的输出V4保持为1不变。当控制时钟信号变成1之后，第八与非门的输出V8变成0，第五与非门的输出V5变成1，则第四与非门的输出V4由1变成0；第四与非门的输出V4变成0后，第六上升沿延时用非门的输出V6变成1。由于当前第八与非门的输出V8是0，第七与非门的输出V7保持为1不变。当控制时钟信号再次变成0之后，第八与非门的输出V8变成1，则第七与非门的输出V7由1变成0；第七与非门的输出V7变成0后，则电路最终输出端OU变为1。为利于理解上述过程，下面对上述过程的控制原理扼要介绍如下：一、当输入信号IN由0变1之后，第一与非门的输出V1不能立刻由1变成0，第一与非门需要等到第二与非门的输出V2也变成1。第二与非门的输出V2状态的改变源自于一系列信号的改变。第二与非门的输出V2要变成1，第二与非门需要第五与非门的输出V5变成0。由于第四与非门的输出V4当前状态为1，第五与非门需要第八与非门的输出V8要变成1，第五与非门的输出V5才能够变成0。由于第七与非门的输出V7当前状态为1，第八与非门只要等到时钟信号(CLK)变成0，第八与非门的输出V8就变成1。因此，第一与非门的输出V1能够由1变成0的条件是CLK变成0。二、第一与非门的输出V1变成0后，第三上升沿延时用非门的输出V3随即变成1。同理，第四与非门的输出V4不能马上由1变成0，第四与非门需要等到第五与非门的输出V5也变成1。第五与非门的输出V5状态的改变同样源自于一系列信号的改变。由于第四与非门的输出V4当前状态为1，第五与非门的输出V5要变成1，第五与非门需要第八与非门的输出V8变成0。由于第七与非门的输出V7当前状态为1，第八与非门只要等到CLK变成1，第八与非门的输出V8就变成0。因此，第四与非门的输出V4能够由1变成0的条件是CLK变成1。三、第四与非门的输出V4变成0后，第六上升沿延时用非门的输出V6随即变成1。第七与非门的输出V7不能马上由1变成0，第七与非门需要等到第八与非门的输出V8也变成1。由于第七与非门的输出V7当前状态为1，第八与非门只要等到CLK变成0，第八与非门的输出V8就变成1。因此，第七与非门的输出V7能够由1变成0的条件是CLK再次变成0。四、第七与非门的输出V7变成0后，电路最终输出端OUT的输出随即变成1。根据上述分析，输入信号IN变成1之后，需要等待2次CLK变成0的时间以及1次CLK变成1的时间之后，电路最终输出端OUT的输出才会变成1。根据输出信号IN变成1的时间点在CLK周期的相对位置，延时的时间为0.5～1.5倍的CLK周期。例如：如果输入信号IN变成1的时间正好在CLK的上升沿之前，延时时间基本上是CLK为1的时间，也就是0.5倍CLK周期。如果IN变成1的时间正好在CLK的上升沿之后，延时时间基本上是2个CLK为1的时间加上1个CLK为0的时间，也就是1.5倍CLK周期。如果输入信号IN变成1的时间正好在CLK的下降沿前后，延时时间基本上是1个CLK为0的时间加上1个CLK为1的时间，也就是1倍CLK周期。仿真结果请参见图6a，图6b，图6c。

示例性的，图7为本发明实施例一提供的下降沿延时电路结构图，图中1指第一或非门，2指第二或非门，3指第三上升沿延时用非门，4指第四或非门，5指第五或非门，6指第六上升沿延时用非门，7指第七或非门，8指第八或非门，9指第九上升沿延时用非门，V1指第一或非门的输出，V2指第二或非门的输出，V3指第三上升沿延时用非门的输出，V4指第四或非门的输出，V5指第五或非门的输出，V6指第六上升沿延时用非门的输出，V7指第七或非门的输出，V8指第八或非门的输出。本实施例中下降沿延时电路包括：第一或非门、第二或非门、第三下降沿延时用非门、第四或非门、第五或非门、第六下降沿延时用非门、第七或非门、第八或非门、第九下降沿延时用非门。其中，所述第一或非门的第一输入端接输入信号，第一或非门的输出连接到第三下降沿延时用非门的输入端和第二或非门的第一输入端，第三下降沿延时用非门的输出连接到第四或非门的第一输入端，第四或非门的输出连接到第六下降沿延时用非门的输入端和第五或非门的第一输入端；第五或非门的输出连接到第二或非门的第二输入端和第四或非门的第二输入端，第六下降沿延时用非门的输出连接到第七或非门的第一输入端，第七或非门的输出连接到第九下降沿延时用非门的输入端和第八或非门的第一输入端，第八或非门的输出连接到第五或非门的第二输入端和第七或非门的第二输入端，时钟信号(CLK)连接到第八或非门的第二输入端，第九下降沿延时用非门的输出连接到电路最终输出端。具体的，图8为本发明实施例一提供的下降沿延时电路实现下降沿延时的流程图，所述下降沿延时电路实现下降沿延时过程如下：

当输入信号IN为1时，第一或非门无需判断第二或非门的输出V2的状态，第一或非门的输出V1直接为0，第三下降沿延时用非门的输出V3随即变为1；第四或非门无需判断第五或非门的输出V5的状态，第四或非门的输出V4直接为0；第六下降沿延时用非门的输出V6随即变为1；第七或非门无需判断第八或非门的输出V8的状态，第七或非门的输出V7直接为0，第九下降沿延时用非门的输出即电路最终输出端OU变为1。

当输入信号IN由1变0之后，每个逻辑门的输出状态是否变化取决于控制时钟信号的状态。如果当前控制时钟信号为0，第八或非门的输出V8是1，第五或非门的输出V5是0，第二或非门的输出V2是1，第一或非门的输出V1保持为0不变。当控制时钟信号变成1之后，第八或非门的输出V8变成0，第五或非门的输出V5变成1，第二或非门的输出V2变成0，则第一或非门的输出V1由0变成1；第一或非门的输出V1变成1后，第三下降沿延时用非门的输出V3变成0，由于当前第五或非门的输出V5是1，第四或非门的输出V4保持为0不变。当控制时钟信号变成0之后，第八或非门的输出V8变成1，第五或非门的输出V5变成0，则第四或非门的输出V4由0变成1；第四或非门的输出V4变成1后，第六下降沿延时用非门的输出V6变成0。由于当前第八或非门的输出V8是1，第七或非门的输出V7保持为0不变。当控制时钟信号再次变成1之后，第八与非门的输出V8变成0，则第七或非门的输出V7由0变成1；第七或非门的输出V7变成1后，则电路最终输出端OUT的输出变为0。为利于理解上述过程，下面对上述过程的控制原理扼要介绍如下：一、当输入信号IN由1变0之后，第一或非门的输出V1不能立刻由0变成1，第一或非门需要等到第二或非门的输出V2也变成0。第二或非门的输出V2状态的改变源自于一系列信号的改变。第二或非门的输出V2要变成0，第二或非门需要第五或非门的输出V5变成1。由于第四或非门的输出V4当前状态为0，第五或非门需要第八或非门的输出V8要变成0，第五或非门的输出V5才能够变成1。由于第七或非门的输出V7当前状态为0，第八或非门只要等到时钟信号(CLK)变成1，第八或非门的输出V8就变成0。因此，第一或非门的输出V1能够由0变成1的条件是CLK变成1。二、第一或非门的输出V1变成1后，第三下降沿延时用非门的输出V3随即变成0。同理，第四或非门的输出V4不能马上由0变成1，第四或非门需要等到第五或非门的输出V5也变成0。第五或非门的输出V5状态的改变同样源自于一系列信号的改变。由于第四或非门的输出V4当前状态为0，第五或非门的输出V5要变成0，第五或非门需要第八或非门的输出V8变成1。由于第七或非门的输出V7当前状态为0，第八或非门只要等到CLK变成0，第八或非门的输出V8就变成1。因此，第四或非门的输出V4能够由0变成1的条件是CLK变成0。三、第四或非门的输出V4变成1后，第六下降沿延时用非门的输出V6随即变成0。第七或非门的输出V7不能马上由0变成1，第七或非门需要等到第八或非门的输出V8也变成0。由于第七或非门的输出V7当前状态为0，第八或非门只要等到CLK变成1，第八或非门的输出V8就变成0。因此，第七或非门的输出V7能够由0变成1的条件是CLK再次变成1。四、第七或非门的输出V7变成1后，电路最终输出端OUT的输出随即变成0。根据上述分析，输入信号IN变成0之后，需要等待2次CLK变成1的时间以及1次CLK变成0的时间之后，电路最终输出端OUT的输出才会变成0。根据输出信号IN变成0的时间点在CLK周期的相对位置，延时的时间为0.5～1.5倍的CLK周期。例如：如果输入信号IN变成0的时间正好在CLK的下降沿之前，延时时间基本上是CLK为0的时间，也就是0.5倍CLK周期。如果IN变成0的时间正好在CLK的下降沿之后，延时时间基本上是2个CLK为0的时间加上1个CLK为1的时间，也就是1.5倍CLK周期。如果输入信号IN变成0的时间正好在CLK的下降沿前后，延时时间基本上是1个CLK为1的时间加上1个CLK为0的时间，也就是1倍CLK周期。仿真结果请参见图9a，图9b，图9c。

可见，在本实施例中上升沿延时电路、下降沿延时电路均不依赖于寄存器，分别对输入信号IN的上升沿和下降沿进行延时。在50％占空比的CLK下，延时的时间同样为0.5～1.5倍的CLK周期。在本实施例中实现上述上升沿延时电路、下降沿延时电路需要的芯片面积类似。在0.18um的工艺下，都约为395um^2，其中，不包含连接所需的走线，隔离环，以及符合设计规范的安全间距等。此外，该面积也不包含时钟电路所需要的面积。

使用0.18um的工艺，同等延时时间下，本实施例提供的延时电路与模拟方法、传统数字方法产生延时所需芯片面积的对比如图10a、图10b、图10c所示，图10a中模拟方法产生相同延时所需芯片面积为1600um^2，图10b中基于寄存器的数字方法产生相同延时所需芯片面积为650um^2，图10c中本发明实施例一提供的延时电路产生相同延时所需芯片面积为395um^2。由此可知，采用本实施例提供的延时电路明显减少了所需芯片的面积，降低了成本。需要说明的是，为了便于对模拟方法、传统数字方法及本实施例提供的延时电路进行比较说明，本实施例中所述的芯片面积是基于过滤1us的短时脉冲信号即“毛刺”，并且系统提供了所需的时钟。如果上述条件变化，面积会随之变化。例如：“毛刺”的宽度变为10us，那么模拟方法的电阻和电容会相应的增加，数字的方法也会因为额外的分频电路而增加面积。

实施例二

对于实施例一的上升沿延时电路，信号链上的一系列信号第一与非门的输出V1、第三上升沿延时用非门的输出V3、第四与非门的输出V4、第六上升沿延时用非门的输出V6、第七与非门的输出V7的变化是按照一定的顺序的，才能够达到符合预期的延时。例如：在第1次CLK变为0的时候，第五与非门的输出V5由1变成0需要在第三上升沿延时用非门的输出V3由0变成1之前完成。仅仅从原理图上看，这是一定能够保证的，因为输入信号IN变成1之后，第五与非门的输出V5不变成0，第三上升沿延时用非门的输出V3就不可能变成1。但是，在版图上实现该电路时仍然存在风险。原因是第五与非门的输出通过走线分别连接到第二与非门和第四与非门的输入，走线会导致延时。此外，从第五与非门的输出V5变成0到第三上升沿延时用非门的输出V3变成1，第二与非门、第一与非门、第三上升沿延时用非门在进行逻辑状态转换时也会有延时。所以，从第五与非门的输出状态改变到第三上升沿延时用非门的输出V3的状态改变，走线和逻辑变化这两个原因都会导致延时。这个总共的延时需要大于从第五与非门的输出到第四与非门的输入的走线延时。否则，在第三上升沿延时用非门的输出V3已经变成1的时候，第四与非门的输入尚未变成0，会导致第四与非门的输出V4直接变成0，而没有等待CLK变成1这个条件成立，从而导致延时低于预期。同理，在CLK变为1的时候，第八与非门的输出V8由1变成0需要在第六上升沿延时用非门的输出V6由0变成1之前完成。第八与非门的输出导致第六上升沿延时用非门的输出V6变化的逻辑延时加上该路径上的走线延时要大于从第八与非门的输出到与第七与非门的输入的走线延时。

示例性，在本实施例中，为了保证上述条件成立，在进行版图设计时，所述上升沿延时电路中第五与非门的输出不经过任何其它逻辑门，直接连接到第四与非门的相应输入端，然后，第二与非门和第四与非门的相应的输入端再相连；所述上升沿延时电路中第八与非门的输出不经过任何其它逻辑门，直接连接到第七与非门的相应输入端，然后，第五与非门和第七与非门的相应的输入端再相连。

示例性的，在本实施例中，在进行版图设计时，与上升沿延时电路雷同，所述下降沿延时电路中第五或非门的输出不经过任何其它逻辑门，直接连接到第四或非门的相应输入端，然后，第二或非门和第四或非门的相应的输入端再相连；所述下降沿延时电路中第八或非门的输出不经过任何其它逻辑门，直接连接到第七或非门的相应输入端，然后，第五或非门和第七或非门的相应的输入端再相连。

实施例三

本实施例提供了一种延时方法，包括：

通过实施例一或实施例二任一提供的上升沿延时电路对输入信号的上升沿进行延时，具体过程同上述实施例一、实施例二中的详细说明，在此不再赘述。

通过实施例一或实施例二任一提供的下降沿延时电路对输入信号的下降沿进行延时，具体过程同上述实施例一、实施例二中的详细说明，在此不再赘述。

实施例四

本实施例进一步提供了一种防止信号误触发电路，该电路包括实施例一或实施例二任一提供的延时电路；通过所述延时电路过滤掉短时脉冲从而防止信号误触发。

实施例五

本实施例进一步提供了一种集成电路，该集成电路包括实施例一或实施例二任一提供的延时电路。

实施例六

本实施例进一步提供了一种集成电路，该集成电路包括实施例四提供的防止信号误触发电路。

本发明实施例的技术方案中，延时电路包括上升沿延时电路和下降沿延时电路；上升沿延时电路采用组合逻辑电路对输入信号的上升沿进行延时；下降沿延时电路采用组合逻辑电路对输入信号的下降沿进行延时。本发明实施例的技术方案中延时电路不使用寄存器，只使用最基本的组合逻辑电路就能达到现有模拟、数字延时方法同等的延时效果，而且与现有模拟、数字延时方法相比，本发明实施例的技术方案中延时电路所需芯片面积小，成本低，降低了芯片功耗低，契合目前集成电路精密化、小型化的发展趋势，适宜推广应用。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。