阅读说明：本技术 一种用于高速串行收发器的时钟相位对齐方法及电路 (Clock phase alignment method and circuit for high-speed serial transceiver ) 是由 江晓 闵浩 廖胜凯 彭承志 潘建伟 于 2020-07-17 设计创作，主要内容包括：一种用于高速串行收发器的时钟相位对齐方法及电路。方法包括步骤1：在N个参考时钟信号周期内,对待处理通道的并行时钟信号采样,以获取N个采样结果,采样结果为第一数值或第二数值,N>1；步骤2：根据N个采样结果中第一数值的个数,确定计数结果；步骤3：多次调整并行时钟信号的相位,并在每次调整后重复步骤1和步骤2,以获得数值从0到N的多个计数结果；步骤4：绘制延迟时间与对应的计数结果的关系曲线；步骤5：根据关系曲线的上升沿或下降沿对应的延迟时间,对并行时钟信号进行相位调整；步骤6：对其他待处理的通道重复步骤1至步骤5。本发明提供的方案资源消耗少、精度高,且各个通道在对齐完成后仍能灵活地按需要来调节延时。(A clock phase alignment method and circuit for a high speed serial transceiver. The method comprises the following steps of 1: sampling a parallel clock signal of a channel to be processed in N reference clock signal periods to obtain N sampling results, wherein the sampling results are first numerical values or second numerical values, and N is greater than 1; step 2: determining a counting result according to the number of first numerical values in the N sampling results; and step 3: adjusting the phase of the parallel clock signals for multiple times, and repeating the step 1 and the step 2 after each adjustment to obtain multiple counting results with the numerical values from 0 to N; and 4, step 4: drawing a relation curve of the delay time and the corresponding counting result; and 5: according to the delay time corresponding to the rising edge or the falling edge of the relation curve, phase adjustment is carried out on the parallel clock signals; step 6: and repeating the steps 1 to 5 for other channels to be processed. The scheme provided by the invention has the advantages of low resource consumption and high precision, and each channel can flexibly adjust the time delay according to the requirement after the alignment is finished.)

一种用于高速串行收发器的时钟相位对齐方法及电路

技术领域

本发明涉及高速串行收发器领域，特别涉及一种用于高速串行收发器的时钟相位对齐方法及电路。

背景技术

FPGA是数字电路的集大成者，通过其数量庞大的通用输入输出管脚，可以产生多种多样的数字脉冲。然而FPGA全局时钟速度的限制，这种直接的脉冲产生方式的时钟速度长期以来被限制在400MHz到500MHz以下。随着时钟速度超过1GHz的高速脉冲的应用领域越来越广，为了产生这样的高速脉冲，人们把目光瞄准了与FPGA集成的高速串行收发器。

参考图1所示，为一种多通道高速串行收发器的结构示意图。高速串行收发器在发送方把并行的数据以更高的时钟速度逐比特串行发送出去，在接收方逐比特接收后再转成并行数据，这大大提高了通信速率。目前，集成于FPGA芯片的高速串行收发器的速度和通道数均得到了大幅度的提升。以赛灵思公司的产品为例，其高端的FPGA芯片，如ultrascale系列，已经能提供超过100通道的线速率达到32.75Gb/s的GTY收发器，而超过10G/s的多通道GTX收发器也已在其许多较低端的产品上普及。另外，现在的高速串行收发器都集成了相位内插，可以达到皮秒级的调节精度。高速和多通道的特性配合上FPGA高适应性的特点，让集成于FPGA的高速串行收发器在数据通信之外越来越多的领域得到应用。

高速串行收发器的数据发送端的核心部分是高速的并串转换器，它将编码后的并行数据串化后发送出去。并串转换器分为并行输入侧和串行输出侧，两侧时钟分别为并行时钟信号(XCLK)和串行时钟信号(SCLK)。SCLK一般是由低频的时钟信号(REFCLK)通过锁相环(PLL)倍频得到。由于SCLK一般频率很高，通常不能在多个高速串行收发器之间共享，而是各自独立使用。XCLK一般是SCLK的分频，它们之间有确定的相位关系。除了SCLK和XCLK，每个高速串行收发器通常还有一个时钟信号(TXUSRCLK2)，也是由REFCLK通过类似于PLL的时钟管理单元产生，用于向高速串行收发器传输并行数据。由于隔了多个PLL，并且每个PLL不是同时锁定的，其中的分频器也不是同时开始工作的，所以不同通道之间的XCLK之间会在上电的时候出现随机的相位差。

对于通常的串行通信来说，每个通道可以是独立工作的，上述的随机相位差并不是问题。然而高速脉冲产生领域通常需要把多个通道的脉冲以某种形式叠加到一起，这就需要解决多个通道之间的相位对齐问题，使各个通道之间的时间偏差满足非常严格的限制。例如在高速量子密钥分发实验中，需要用到多个高速串行收发器来产生多个通道的高速脉冲码型分别驱动多个激光器或者电光调制器后经合束得到多幅度和多相位调制的光信号，或者把多个高速串行收发器产生的高速脉冲信号先合成一个多幅度电脉冲信号，再去驱动一个激光器或者电光调制器。在超过1GHz重复频率的量子密钥分发系统中，各个参与的串行收发器通道之间的时间偏差不能超过10ps。

但是现有的相位对齐方法仍存在一些缺陷。例如，赛灵思公司为其生产的FPGA提供了内置的多通道自动对齐功能，此功能将所有通道的XCLK强制对齐上升沿，但是其对齐精度较差并且无法灵活的按照需要调节各个通道之间的相位差。H.B Xie等人提出了一种利用时间数字转换器(Time to Digital Converter，TDC)来实现多通道对齐的方案。此方案首先用FPGA内逻辑资源搭建一个高精度的TDC,然后用此TDC测量出每个通道和主通道的时间差，再通过相位内插器移动各个通道的相位，补偿此时间差。此方案精度较高，但是需要在FPGA中实现高精度的TDC，实现较为复杂，占用资源较多。

可以看出，如何提供一种资源消耗少、精度高、部署简单，且各个通道在对齐完成后仍然能够灵活地按照需要来调节延时的相位对齐电路，已经成为本领域一个亟待解决的技术问题。

发明内容

本发明的目的是提供一种用于高速串行收发器的时钟相位对齐方法及电路，以减少资源消耗、提高对齐精度、降低部署难度，且使得各个通道在对齐完成后仍然能够灵活地按照需要来调节延时。

为达到上述目的，本发明提供一种用于高速串行收发器的时钟相位对齐方法，包括：

步骤1：在N个参考时钟信号周期内，对所述高速串行收发器的其中一个待处理通道的并行时钟信号进行采样，以获取N个采样结果，所述采样结果为第一数值或第二数值，所述参考时钟信号与所述并行时钟信号为同源时钟信号，且所述参考时钟信号周期为所述并行时钟信号周期的整数倍，N>1；

步骤2：根据所述N个采样结果中第一数值的个数，确定计数结果；

步骤3：多次调整所述并行时钟信号的相位，从而给所述并行时钟信号附加不同的延迟时间，并在每次调整后重复步骤1和步骤2，以获得数值从0到N的多个计数结果，每次调整对应不同的延迟时间；

步骤4：绘制所述延迟时间与对应的计数结果的关系曲线；

步骤5：根据所述关系曲线的上升沿或下降沿对应的延迟时间，对所述并行时钟信号进行相位调整，以使所述通道的并行时钟信号的上升沿与所述参考时钟信号的上升沿对齐；

步骤6：对其他待处理的通道重复步骤1至步骤5，以将各个通道的并行时钟信号的上升沿对齐。

在一实施方式中，在步骤1之前，还包括：

判断所述通道的并行时钟信号与高速串行收发器内的数据编码电路的时钟信号之间是否存在缓冲区；

当存在缓冲区时，调整所述并行时钟信号的相位，直至所述缓冲区的半满指示位的数值第一次由0变为1。

在一实施方式中，选择所述关系曲线的上升沿或下降沿的中点对应的延迟时间，对所述并行时钟信号进行相位调整。

在一实施方式中，通过线性拟合或者样条拟合，确定所述关系曲线的上升沿或下降沿对应的延迟时间。

在一实施方式中，在每次完成步骤2之后，将所述计数结果清零。

在另一实施方式中，在步骤6之后，还包括：

确定各个通道之间的固定延迟时间差，并在每次上电时，根据所述固定延迟时间差，对各个通道的并行时钟信号进行相位调整，以将所述固定延迟时间差去除；

或者对各个通道的输出脉冲信号重复步骤1至步骤5，以将所述固定延迟时间差去除。

本发明还提供一种用于高速串行收发器的时钟相位对齐电路，包括：

第一D触发器，用于在参考时钟信号的驱动下，对所述高速串行收发器的其中一个待处理通道的并行时钟信号进行采样，并将采样结果输出，以及用于消除亚稳态，所述采样结果为第一数值或第二数值，所述参考时钟信号与所述并行时钟信号为同源时钟信号，且所述参考时钟信号周期为所述并行时钟信号周期的整数倍；

计数器，与所述第一D触发器电性连接，用于接收所述第一D触发器在N个参考时钟信号周期内得到的N个采样结果，并确定所述N个采样结果中第一数值的个数，输出计数结果；

移相器，用于多次调整所述并行时钟信号的相位，从而给所述并行时钟信号附加不同的延迟时间，以使所述计数器输出数值从0到N的多个计数结果，以及用于在得到延迟时间与对应的计数结果的关系曲线后，根据所述关系曲线的上升沿或下降沿对应的延迟时间，对所述并行时钟信号进行相位调整，以使所述通道的并行时钟信号的上升沿与所述参考时钟信号的上升沿对齐。

在一实施方式中，在所述第一D触发器与所述计数器之间，还包括：

第二D触发器，用于消除亚稳态。

在一实施方式中，还包括：

与所述计数器电性相连的控制器，用于每隔N个参考时钟信号周期，控制所述计数器将计数结果清零。

在另一实施方式中，在需要将多个通道的信号叠加在一起，以合成一路信号时，所述第一D触发器还用于对每个通道的输出脉冲信号分别进行采样，所述移相器还用于对所述每个通道的输出脉冲信号的相位进行调整，以消除各个通道之间的固定延迟时间差。

由以上本发明提供的技术方案可见，本发明采用统计计数率的方法来寻找对齐位置，使得对齐精度较高，可以使得对齐误差远低于所用FPGA的建立保持时间以及所涉及时钟的随机性抖动，并且与现有的采用FPGA内置对齐电路的方法比，本发明提供的方案对各个通道继续按需要调节延时的能力得到保留，此外，与现有的采用TDC进行相位对齐的方案相比，本发明提供的相位对齐电路结构更为简单，消耗资源更少。

附图说明

为了更清楚地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是一种多通道高速串行收发器的结构示意图；

图2是本发明实施例提供的时钟相位对齐方法的流程图；

图3是本发明实施例提供的时钟相位对齐电路的电路结构图；

图4是为利用计算机根据计数结果控制相位对齐的示意图；

图5是在一个具体的实施例中得到的延迟时间与计数结果的关系曲线。

具体实施方式

下面将结合附图和具体实施方式，对本发明的技术方案作详细说明，应理解这些实施方式仅用于说明本发明而不用于限制本发明的范围，在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落入本发明所附权利要求所限定的范围内。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本发明。

参考图2所示，为一种用于高速串行收发器的时钟相位对齐方法，包括：

步骤1：在N个参考时钟信号周期内，对所述高速串行收发器的其中一个待处理通道的并行时钟信号进行采样，以获取N个采样结果，所述采样结果为第一数值或第二数值，所述参考时钟信号与所述并行时钟信号为同源时钟信号，且所述参考时钟信号周期为所述并行时钟信号周期的整数倍，N>1。

具体的，可以通过D触发器对通道的并行时钟信号进行采样，采样结果的值为0或1。例如，当参考时钟信号(TXUSRCLK2)的上升沿对准并行时钟信号(XCLK)的低电平时，每个采样结果都是0；当TXUSRCLK2的上升沿对准XCLK的高电平时，每个采样结果都是1；当TXUSRCLK2的上升沿接近XCLK的边沿时，采样结果为0和1中的一个随机数。

步骤2：根据所述N个采样结果中第一数值的个数，确定计数结果。

具体的，可以统计N个采样结果中数值为1的个数，得到计数结果。

此外，在完成步骤2之后，还包括将所述计数结果清零。

步骤3：多次调整所述并行时钟信号的相位，从而给所述并行时钟信号附加不同的延迟时间，并在每次调整后重复步骤1和步骤2，以获得数值从0到N的多个计数结果，每次调整对应不同的延迟时间。

具体的，由于并行时钟信号(XCLK)由串行时钟信号(SCLK)分频得到，使得XCLK的相位会随着SCLK相位的变化而改变，因此，可以通过FPGA内的相位内插器改变SCLK的相位，从而调整XCLK的相位。当然，也可以通过独立的相位内插器或移相器来实现对XCLK相位的调整。

步骤4：绘制所述延迟时间与对应的计数结果的关系曲线。

具体的，在得到数值从0到N的多个计数结果后，通过线性拟合或者样条拟合等方法，得到延迟时间与对应的计数结果的关系曲线。

步骤5：根据所述关系曲线的上升沿或下降沿对应的延迟时间，对所述并行时钟信号进行相位调整，以使所述通道的并行时钟信号的上升沿与所述参考时钟信号的上升沿对齐。

具体的，可以选择所述关系曲线的上升沿或下降沿的中点，即计数结果为0.5N对应的延迟时间，对所述并行时钟信号进行相位调整。

步骤6：对其他待处理的通道重复步骤1至步骤5，使得各个通道的并行时钟信号均与同一个参考时钟信号的上升沿对齐，从而将各个通道的并行时钟信号的上升沿对齐。

可以看出，本方案可以通过D触发器采样到的是0还是1来判断XCLK和TXUSRCLK2的边沿是否对齐。由于影响对齐精度的因素有两个：第一个因素是时钟信号的随机抖动(jitter)；第二个因素是D触发器的建立保持时间，这个也会让当两个时钟边沿接近的时候采样结果不确定。本方案通过统计多个计数结果的方法，可以将这些不确定的因素平均掉，从而大幅提高对齐的时间精度。

此外，在步骤1之前，还可以包括以下步骤：

判断所述通道的并行时钟信号与高速串行收发器内的数据编码电路的时钟信号之间是否存在缓冲区。

当存在缓冲区时，调整所述并行时钟信号的相位，直至所述缓冲区的半满指示位的数值第一次由0变为1。

进一步的，经过上述处理步骤之后，各个通道输出的数据之间仍然可能存在时间差，此时间差来源于各个通道之间的布线差异和FPGA内的走线差异，不过该时间差是固定的，不会随着系统重启而改变。为了去除这个固定延迟时间差，在步骤6之后，还可以包括以下步骤：

通过高性能示波器进行测量，以确定各个通道之间的固定延迟时间差，并在每次上电时，根据所述固定延迟时间差，对各个通道的并行时钟信号进行相位调整，以将所述固定延迟时间差去除。

在另一个实施方式中，在需要将多个通道的信号叠加在一起，合成一路信号时，可以将合成的信号引回FPGA，并用引回的信号代替之前被采样的XCLK。每次打开一个通道的信号并将其它通道的信号设置为低电平(0)，然后实施与之前相同的扫描计数等对齐步骤，将返回的信号边沿对齐到TXUSRCLK2的上升沿。在对所有通道依次完成这些步骤之后，叠加得到的信号将完成相位对齐的功能。这个过程不仅消除了每次上电的随机相位差，也消除了各个通道之间的固定时间延迟差，并且不再需要通过高性能示波器测量固定延迟时间差。

本发明还提供一种用于高速串行收发器的时钟相位对齐电路，该电路包括：

第一D触发器，用于在参考时钟信号的驱动下，对所述高速串行收发器的其中一个待处理通道的并行时钟信号进行采样，并将采样结果输出，以及用于消除亚稳态，所述采样结果为第一数值或第二数值，所述参考时钟信号与所述并行时钟信号为同源时钟信号，且所述参考时钟信号周期为所述并行时钟信号周期的整数倍。

计数器，与所述第一D触发器电性连接，用于接收所述第一D触发器在N个参考时钟信号周期内得到的N个采样结果，并确定所述N个采样结果中第一数值的个数，输出计数结果。

移相器，用于多次调整所述并行时钟信号的相位，从而给所述并行时钟信号附加不同的延迟时间，以使所述计数器输出数值从0到N的多个计数结果，以及用于在得到延迟时间与对应的计数结果的关系曲线后，根据所述关系曲线的上升沿或下降沿对应的延迟时间，对所述并行时钟信号进行相位调整，以使所述通道的并行时钟信号的上升沿与所述参考时钟信号的上升沿对齐。

具体的，移相器可以使用独立的相位内插器实现，计数器可以使用独立的计数器芯片实现，D触发器可以使用独立的D触发器实现。

此外，参考图3所示的电路结构图，在所述第一D触发器与所述计数器之间，还可以包括第二D触发器，用于消除亚稳态。以及还可以包括与所述计数器相连的控制器，所述控制器用于每隔N个参考时钟信号周期，控制所述计数器将计数结果清零。图3中的锁相环和分频器可以通过集成在高速串行收发器内的器件实现。

参考图4所示，通过将计数结果输出至计算机中，以确定对所述并行时钟信号调整的相位值，在确定相位值后，将相位值输出，以使移相器根据该相位值对并行时钟信号进行调整。

在一实施方式中，还包括：

示波器，用于测量各个待处理通道的固定延迟时间差。

在一实施方式中，还包括：

数据拟合模块，用于通过对所述关系曲线进行拟合，确定所述关系曲线的上升沿或下降沿对应的延迟时间。

在另一实施方式中，在需要把不同通道的信号叠加在一起，合成一路信号时，可以借助与之前的实施方法中的电路，将合成的信号引回FPGA，并用引回的信号代替之前电路里被采样的XCLK。每次打开一个通道的信号并将其它通道的信号设置为低电平(0)，再通过第一D触发器对打开的通道的输出脉冲信号进行采样，利用移相器对通道的输出脉冲信号的相位进行调整，从而实施与之前相同的扫描计数等对齐步骤，将返回的信号边沿对齐到TXUSRCLK2的上升沿。在对所有通道依次完成上述处理之后，叠加后得到的信号将完成相位对齐的功能。这个过程不仅消除了每次上电的随机相位差，也消除了各个通道之间的固定时间延迟差，并且不再需要通过示波器测量固定的延迟时间差。

本发明的一实施例还提供一种高速串行收发器，所述高速串行收发器包含上述时钟相位对齐电路。

本发明的一实施例还提供一种FPGA，所述FPGA包含上述时钟相位对齐电路。

本发明的一实施例还提供一种FPGA，所述FPGA包含上述高速串行收发器。

在一个具体的实施例中，串行时钟信号SCLK为5GHz,并行时钟信号XCLK为312.5MHz，移相器的调节步长为1.5625皮秒(ps)，通过本发明提供的相位对齐电路，得到的延迟时间与计数结果的关系曲线如图5所示，从图5可以看出，曲线中计数结果为0.5N对应的点为(565.8809,500000)，从而根据延迟时间565.8809皮秒，对并行时钟信号进行相位调整。

本说明书中的上述各个实施方式均采用递进的方式描述，各个实施方式之间相同相似部分相互参照即可，每个实施方式重点说明的都是与其他实施方式不同之处。

以上所述仅为本发明的几个实施方式，虽然本发明所揭露的实施方式如上，但所述内容只是为了便于理解本发明的技术方案而采用的实施方式，并非用于限定本发明。任何本发明所属技术领域的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施方式的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附权利要求书所界定的范围为准。