阅读说明：本技术 具有多个复位电平的动态量化器 (Dynamic quantizer with multiple reset levels ) 是由 J·哈德纳 于 2018-02-14 设计创作，主要内容包括：本文呈现了改善动态量化器相对于过程、电压、和温度(“PVT”)以及输入共模(Vcm)变化的性能的各种实施方案。这可以通过分离然后改变加到连接到量化器的输入装置的复位装置(170)的电压源(110)而同时保持加到量化器的其他部分的电源不变来实现。通过降低对复位装置的电压供应,量化器的定时性能可以得以改善(降低时钟到q)。通过提高加到复位装置的电压,电路的输入参考RMS噪声和偏移电压可以改善(降低)。类似地,通过提高加到复位装置的电压,可以减轻由于工艺和电压缩放而引起的Vcm增加。本文还提供控制系统以控制加到复位装置的电压源以实现这些和其他目的。(Improvement dynamic quantizer presented herein is relative to process, voltage and temperature (" PVT ") and the various embodiments of the performance of input common mode (Vcm) variation.Then this can change the power supplys of other parts that the voltage source (110) of the resetting apparatus (170) for being added to the input unit for being connected to quantizer maintain to quantizer simultaneously and constant realize by separating.By reducing the voltage supply to resetting apparatus, the detector timing properties b of quantizer, which can be improved, (reduces clock to q).The voltage of resetting apparatus is added to by improving, the input of circuit can improve (reduction) with reference to RMS noise and offset voltage.Similarly, it is added to the voltage of resetting apparatus by improving, the increase of the Vcm due to caused by technique and voltage scaling can be mitigated.Control system is also provided herein to control the voltage source for being added to resetting apparatus to realize these and other purposes.)

具有多个复位电平的动态量化器

技术领域

本公开总体涉及量化器，并且更具体地涉及具有多个电压源的量化器。

背景技术

量化器电路，有时称为“切片器”(slicers)，是一种高速钟控比较器，被使用于串行器/解串器(“SerDes”)和模数转换(“ADC”)电路，用来将模拟信号量化成数字比特。量化器的三个最重要的性能参数是作为时钟到q(clock-to-q)、输入参考RMS噪声、和输入参考偏移电压测量的时序。输入参考RMS噪声和偏移电压性能通过通用参数(即正向电压增益)相联系，因为两个量都是输入参考的。

量化器可以大致分为动态或静态量化器，其中动态量化器不具有任何静态功率消耗，而静态量化器类型(例如电流模式逻辑(“CML”)量化器)具有静态功率消耗。动态量化器可以进一步细分为两组，第一组具有有时被称为型的拓扑结构，有时也称为感知放大器。另一组具有有时被称为双尾锁存器拓扑结构，其对于给定的定时性能具有相对较高的灵敏度、较低的输入参考RMS噪声和偏移电压。

动态量化器定时性能通常在慢速晶体管工艺角、高温和最小供电电压下是最低的，因为该工艺角提供最小电流并导致内部量化器节点的最慢充电。输入参考RMS噪声和偏移电压通常在快速晶体管工艺角、高温和最小供电电压下是最差的，因为这是最差的电压增益工艺角。如本文所述，这些工艺角分别被称为最差情况时序和最差情况RMS噪声拐角。

先前用于改善具有型拓扑的量化器的输入RMS噪声和偏移电压的方法包括减小尾电流，这提高了量化器的电压增益。然而，尾电流的这种减小增加了量化器的时钟到q时间，从而降低了时序性能。其他方法包括增加尾电流以改善量化器的时钟到q时间。然而，该技术降低了增益，因此损害了输入参考RMS噪声和偏移电压。另一种方法可以包括增加输入装置尺寸以增加增益，而不是减小尾电流以改善量化器的输入参考RMS噪声和偏移电压。然而，这导致驱动电路的输入电容和内部寄生电容的不期望的增加，这也降低了定时性能。

本公开提供了对量化器的配置和操作的改进，以解决这些和其他问题，如下所述。

发明内容

许多实施方案针对用于数字化模拟信号的量化器电路。量化器通常包括输入电路，再生电路和复位电路。输入电路通常包括多个输入场效应晶体管，并且耦接到第一电压源，所述第一电压源以第一电压提供输入信号。输入电路将输入信号转换为输入电流，该输入电流在量化器电路的有效操作周期的输入采样阶段期间被积累。再生电路耦接到输入电路，并包括多个再生场效应晶体管。再生电路以第二电压连接到第二电压源。第二电压的大小通常与第一电压不同。复位电路又耦接到输入电路和再生电路。

在一些实施方案中，第一电压和第二电压可以是固定的。如果需要，第一电压可以与第二电压成比例或从第二电压导出。第一电压可以被配置为高于第二电压，以降低量化器电路中的噪声和电压偏移。在一些实施方案中，第一电压可被配置为低于第二电压以改善量化器电路的时序性能。输入电路优选地被配置为接收第一时变第一时钟信号，并且当第一时钟信号低于阈值电压时输入电路不抽取电流。

在一些实施方案中，输入电路还可以被配置为接收第二时变时钟信号。第二时钟信号的幅度可以参考第一时钟信号被生成。例如，第二时钟信号可以由从稳压器(regulator)提供的电路产生，该稳压器被配置为接收指示第一时钟信号的信号。

在一些实施方案中，第二电压可为接地且第一电压可低于第二电压以减少量化器电路中的噪声和电压偏移。在其他实施方案中，第二电压可以接地，并且第一电压可以高于第二电压，以改善量化器电路的定时性能。

根据本公开的其他方面，提供了一种用于操作根据本公开的量化器的控制电路，其被配置为增大或减小第一电压的幅度。控制电路可以包括模拟和/或数字部件。在一些实施方案中，提供模拟控制电路，其被配置成产生表示第一电压的参考信号。可以提供与模拟控制电路可操作通信的稳压器，该模拟控制电路可以被配置为响应于表示第一电压的参考信号将第一电压输出到量化器电路。如果需要，模拟控制电路可以响应于多个输入信号产生参考信号。加到模拟控制电路的输入信号可以包括例如指示第二电压的大小，过程相关电压，温度相关电压和/或移位电压中的至少一项的信号。

在一些实施方案中，控制电路可包括：至少一个模数转换器，其被配置为接收多个输入信号并产生数字输入信号数据；可编程集成电路，其可操作地耦接到模数转换器，所述可编程集成电路被配置为处理数字输入信号数据以确定电路配置数据并生成电路配置数据数字输出信号；以及至少一个可操作地耦接到处理器的数模转换器。所述至少一个数模转换器可以被配置为将电路配置数据数字输出信号转换为表示第一电压的参考信号。输入信号可以包括指示第二电压的大小，过程相关电压，共模电压，温度相关电压和/或移位电压中的至少一项的信号。控制电路还可包括与至少一个数模转换器可操作通信的稳压器。稳压器可以被配置为响应于表示第一电压的参考信号将第一电压输出到量化器电路。在各种实施方案中，可编程集成电路可以用可执行代码编程以确定配置数据。进一步根据各种实施例，量化器电路可以包括典型的型量化器和“双尾”型量化器等的拓扑。考虑下面的详细描述和权利要求，将认识到其他特征。

附图说明

通过阅读以下详细描述并参考附图，所公开的装置和相关方法的各个方面和特征将变得显而易见，其中：

图1描绘了根据本公开的第一实施方案的量化器；

图2描绘了根据本公开的第二实施方案的量化器；

图3描绘了根据本公开的第三实施方案的量化器；

图4描绘了根据本公开的第四实施方案的量化器；

图5描绘了根据本公开的第五实施方案的量化器；

图6描绘了根据本公开的第六实施方案的量化器；

图7A描绘了根据本公开的用于控制量化器的控制电路的第一实施方案；

图7B描绘了根据本公开的图7A的控制电路的一部分；

图8描绘了根据本公开的用于控制量化器的控制电路的第二实施方案；

图9描绘了根据本公开的用于模拟过程和温度相关电压产生的电路；

图10描绘了根据本公开的用于为稳压器生成低侧基准的电路，该稳压器提供产生时钟信号的时钟发生器；和

图11示出了其上可以实现所公开的电路和过程的可编程集成电路(IC)。

具体实施方式

在以下描述中，阐述了许多具体细节以描述在此呈现的具体示例。然而，对于本领域技术人员来说显而易见的是，可以在没有下面给出的所有具体细节的情况下实践这些示例的一个或多个其他示例和/或变型。在其他情况下，没有详细描述众所周知的特征，以免模糊本文中的示例的描述。为了便于说明，可以在不同的图中使用相同的附图标记来指代相同元件或相同元件的附加实例。

本文提出了改善动态量化器(或切片器)对于工艺(process)、电压、和温度(“PVT”)以及输入共模(Vcm)变化的整体性能的各种实施方案。如本文所述，提供了通过分离然后改变连接到量化器的输入装置的复位装置的供电电压，并同时保持量化器的其他部分的电源不变，来改善量化器电路的性能的某些实施例。在一些实施方案中，可通过降低到复位装置的供电电压来改善量化器的定时性能(减小时钟到q)。在其他实施方案中，可以通过提高到复位装置的电压来改善(减小)电路的输入参考RMS噪声和偏移电压。类似地，可以通过提高到复位装置的电压来减轻由于工艺和电压缩放引起的Vcm增加。这里提供控制系统用来控制加到复位装置的供电电压以实现这些和其他目的。

所公开的实施例允许增加尾电流以满足所需的定时性能，然后在上述“最坏情况的”RMS噪声工艺角中增加加到复位装置的供电电压，以改善输入参考RMS噪声和偏移电压性能。相反，所公开的实施例允许减小尾电流以满足所需的输入参考RMS噪声和偏移电压性能，然后在前述“最坏情况”定时过程角中降低复位装置的供电电压以便于提高定时性能。

因此，所公开的实施例在动态量化器的设计中，诸如在型或双尾型锁存器拓扑的设计中，提供了额外的灵活性。在特定实现方案中，通过将连接到输入装置的复位装置的供电电源与主电源(此处称为Avcc或Avss)断开并将它们连接到单独控制的电源(此处称为Avccrst或Avssrst)，以提高量化器的性能，来实现该额外的灵活性。因此，这有助于提高/降低新的Avccrst/Avssrst电平，以(i)改善量化器的输入参考RMS噪声和偏移电压性能和/或(ii)减缓Vcm的增加。这还有助于降低/提高Avccrst/Avssrst电平以改善量化器的定时性能。通过产生(i)过程和温度(PT)、(ii)过程和电压(PV)、或(iii)过程、电压、和温度(PVT)相关的供电电压来驱动新的Avccrst/Avssrst，可以帮助实现这些目标，其中“V”可以被配置为Avcc和Vcm的适当组合。

使用PVT补偿的逻辑低电源产生Avccrst参考时钟，允许可靠的运行和避免TDDB、HCI和BTI恶化，并且还可以为复位装置产生PVT补偿的过驱动，使其能够以全时钟速率工作。

本公开的范围适用于动态量化器，例如型或双尾型锁存拓扑的量化器。在具有型拓扑的量化器的情况中，所公开的实施例允许同时改善定时性能并减少输入参考RMS噪声和偏移电压。虽然所公开的实施例适用于主要用于串行通信和ADC领域的动态量化器，但它们也可用于其他检测领域，并且适用于任何将可复位积累用于信号增益的电路。在双尾型锁存量化器拓扑的情况下，所公开的实施例可用于改善(a)定时性能和(b)输入参考RMS噪声和偏移电压。

现在转向附图，出于说明而非限制的目的。图1描绘了根据具有型拓扑的、本公开的第一实施方案的量化器。如图1所示，给出了用于数字化模拟信号的量化器电路100，其包括输入电路，再生电路和复位电路。输入电路110包括多个输入场效应晶体管112，并且耦接到以第一电压提供输入信号的第一电压源120，所述第一电压在此表示为Avccrst。如图所示，输入电路110被配置为接收第一时变第一时钟信号(clk)。当第一时钟信号低于阈值电压并且有效时输入电路不吸取电流，当第一时钟信号高于阈值电压时输入电路消耗电流。

再生电路130耦接到输入电路110，并且包括多个再生场效应晶体管132,134。再生电路以第二电压Avcc连接到第二电压源140。第二电压Avcc的大小与第一电压Avccrst的大小不同(根据需要更高或更低)，以实现如本文所述的期望的性能改进。

复位电路170耦接到输入电路110和再生电路130。复位电路170包括将输入电路110耦接到第一电压源120的第一组晶体管172，以及将再生电路130耦接到第二电压源140的第二组晶体管174，以及将输出引脚161耦接到输出引脚162的第三晶体管178。

在操作中，输入电路110通过输入引脚151,152将输入信号转换成输入电流，输入电流在量化器电路100的有效操作周期的输入采样阶段期间被积累。在输入采样阶段期间，当前一周期的复位阶段完成且复位电路的PMOS的P0，P1，P2和P3(172,174)关闭时，仅器件N0，N1和N2(112)最初导通。

例如，为了改善增益并因此降低噪声/电压偏移，期望输入电路110中的器件在尽可能多的有效周期内工作在饱和状态，尽管以定时性能为代价，当再生发生时，最终所有器件都进入线性区域(退出饱和区域)。一旦其漏极上的电压小于Avcc-Vth0，器件N0首先进入线性区域。随后，当节点X1和X2分别变为小于(Vcm-Vth1)和(Vcm-Vth2)时，器件N1和N2进入线性区域，其中Vcm是输入151,152处的共模电压，而Vth0，Vth1和Vth2是器件N0，N1和N2的相应阈值电压。输入采样阶段大约在N1和N2进入线性区域的同时结束。

在输入采样阶段将结束时(在N1和N2进入线性区域之前)，一旦节点X1和X2变为小于(Avcc-Vth34)，其中Vth34是N3和N4的阈值电压，再生装置N3和N4开启并形成二级集成网络。在此期间N3和N4也饱和，并且这些器件周围的再生开始。只要N1-N4保持饱和，量化器电路100就保持在第二操作阶段。

一旦N3和N4开启长到足以在输出引脚161,162处放电到小于(Avcc-Vthp12)，其中Vthp12是P1和P2的阈值电压，则开始完全再生。再生电路130在输入采样阶段期间放大由输入电路跨节点X1和X2(以及由N3/N4跨输出引脚161,162)产生的差分电压，使用正反馈产生接近于输出引脚161,162处的CMOS的电平的大信号电压。

当量化器电路100进入第三操作阶段时，P4，P5，N3和N4再生。当N1至N4中的任何一个不再饱和时，该第三阶段开始。N3和N4在第三阶段继续再生，P4和P5开始导通。第三阶段的操作在时钟信号的下降沿复位时结束。

根据本公开的优点源于向量化器100提供多个供给电压，并且在一些实施例中，改变电压源的相对电压电平。

输入参考RMS噪声和输入参考偏移电压都可以通过增加量化器增益来减少。应当指出，这里示出的示例性量化器被示出而没有偏移校正。然而，如将理解的，所有静态和动态拓扑的量化器通常可以配备有基于本领域已知的电流/电压或电容校正的输入参考电压偏移校正。

由于量化器100以如上所述的阶段序列操作，因此较早阶段的增益提供了输入参考RMS噪声和偏移电压的更大降低。因此，通过增加量化器操作的第一阶段中的增益，可以减小输入参考RMS噪声和偏移电压。因此，可以调整Avccrst，或简单地将其固定为大于Avcc的值，以降低RMS噪声和电压偏移。

相反，可以调整Avccrst，或者简单地将其固定为小于Avcc的值，以减少时钟到q并改善时序(timing)。根据进一步的实施方案，Avccrst可以被控制为设置成跟踪过程、电压、和温度的组合(PVT)的值，以改善定时并降低量化器的各种操作条件下的RMS噪声和电压偏移。

根据本公开的另一方面，量化器可以以最小的功率增加来补偿输入共模电压(Vcm)的增加。当供电电压随几何尺寸(geometry)缩小时，这是特别有利的。量化器通常位于模拟和数字信号处理之间的边界。这通常意味着其输入来自比其自己的数字供电域(例如，Avcc)更高的模拟供电域。该输入的平均值称为共模输入电压Vcm。高Vcm值会降低增益，从而增加RMS噪声和电压偏移。

随着工艺技术的缩小，数字电压源也会减小(例如从0.85v降至0.75v)，例如，为了减少可靠性问题，为了降低固定处理性能的数字功耗，或为了提高数字处理性能，以实现恒定或降低的功耗。相应的，模拟电压源不会减小，或者它的减小小于数字电压减小，这意味着量化器的Vcm相对于量化器的新的较低的Avcc值实质上升高。

在这种情况下，尽管有本公开，但是本领域技术人员对于当前读出放大器(senseamplifier)(例如，型)量化器拓扑仅具有两种选择。一种可以容忍较低的增益，从而有较高的RMS噪声和电压偏移，另一种不缩小量化器电源以保持量化器增益。然而，后一种选择导致必须在量化器中容忍更高的功耗，需要添加稳压器以产生较旧的、未缩放的Avcc电平，并将量化器输出电平移位降至Avcc。然而，通过采用本教导，Avccrst可以保留较旧的、未缩放的Avcc供电电压电平(例如0.85v)。这样可以保持增益，从而改进RMS噪声和偏移电压。然后，量化器的剩余部分由缩放的Avcc电平(例如0.75v)供电。

根据本公开，Avccrst可以是固定的，或者可以根据期望的应用以受控的方式变化。因此，在一些实施方案中，第一电压(Avccrst)和第二电压(Avcc)可相对于彼此被固定。如果需要，第一电压(Avccrst)可以与第二电压(Avcc)成比例，或可以从第二电压(Avcc)导出。如上所述，第一电压(Avccrst)可以高于第二电压(Avcc)，以减少量化器电路中的噪声和电压偏移。在一些实施例中，第一电压(Avccrst)可以低于第二电压(Avcc)以改善量化器电路的定时性能，如上所述。

图2和3分别描绘了根据本公开的量化器200,300的进一步实施例。量化器200,300是“双尾”类型，并且分别包括输入电路210和310。每个输入电路包括N0，N1，N2，N5和N6(其中N5和N6提供额外增益)和再生电路230,330，其包括N3，N4，P4和P5(以及在电路300的情况下的N7和N8)。为简单起见，N7和N8可以被认为是复位电路的一部分，尽管它们在与P0和P1组合时也提供额外的增益(图3)。

每个电路210,230都具有单独的电流，其允许输入级增益和再生级时序分别优化。具体地，输入器件(N1，N2，N5，N6)具有与再生器件(N3，N4，P4，P5)分开的电流。

图2的量化器200包括双相时钟，而图3的量化器包括单相时钟。图3的实施例包括从节点X1，X2通过路径P0，P1，N7，N8到出口outb的额外增益。

输入电路210,310以与图1的实施例完全相同的方式将输入积累到节点X1和X2上积累。只要输入器件N1和N2饱和，输入电路210,310就从输入251,252(351,352)提供增益。然而，通过添加Avccrst引脚，有可能增加初始电压，如图1的实施例。以这种方式增加初始启动电压具有与减少尾电流相同的实际效果，即增加在输入对N1，N2退出饱和之前发生的时间。这增加了积累时间从而增加了增益，因此降低了RMS噪声和偏移电压。

在一些实施方案中，第二电压可以是接地的且第一电压可低于第二电压以减少量化器电路中的噪声和电压偏移。例如，第二电压可以是接地的，并且第一电压可以高于第二电压，以改善量化器电路的定时性能。

为了说明的目的，而不是限制，图4,5和6描绘了根据本公开的进一步实施方案的量化器400,500,600。在一些实施方案中，在模拟信号量化为数字比特的点处使用低输入共模电压(Vcm)可能是方便的。这导致对于量化器的低输入Vcm。上面描述的量化器100,200具有适合于高输入Vcm的NMOS输入对。每个上述量化器可以从高输入Vcm、NMOS输入对量化器被反转为低输入Vcm、PMOS输入对量化器。在这种低输入Vcm电路中，复位电压从Avcc交换到地(Gnd)或Avss。在双尾锁存器拓扑的情况下，输出复位从地(Avss)交换到Avcc。图。图4,5和6示出了用于三种拓扑，(包括型技术(图4)，双尾锁存拓扑(图5)和修改的双尾锁存器拓扑(图6))的这些低输入Vcm、PMOS输入对量化器。

图4-6的低输入Vcm、PMOS输入对量化器都以与图1-3的实施例相同的方式将输入电路(410,510,610)中的输入积累到节点X1和X2上。只要输入器件P1和P2饱和，这些实施例的输入电路就可以从输入中获得增益。通常，在这种拓扑中，漏极被复位为Avss，然后通过共模电流向上拉向Avcc。根据本公开，可以通过添加引脚来施加Avssrst而不是Avss来降低初始电压。这可以将初始电压Avssrst降低到小于地电压(Avss)，从而增加积累时间，从而增加增益并降低输入参考RMS噪声和输入偏移电压。相反，将Avssrst增加到大于地电压会降低积累时间，从而通过减少时钟到q来提高定时性能。以与先前描述的相同的方式，Avssrst的电平可以固定，或以优化的方式改变PVT，以改善输入参考RMS噪声和输入偏移电压，和/或定时性能。

根据本发明的其他方面，提供控制电路的实施例，其经配置为相对于Avcc或Avss增加或减小第一电压的大小以用于操作根据本发明的量化器。

如图7A-7B所示，控制电路可以包括模拟控制电路700，其被配置为生成表示第一电压的参考信号。可以提供与模拟控制电路700可操作通信的稳压器710。稳压器710可以被配置为响应于代表第一电压的参考信号将第一电压输出到量化器电路。模拟控制电路可以响应于多个输入信号(702,704,Avcc,Vcm)产生参考信号(Vref_reg)。输入信号可以包括指示第二电压的大小、过程相关电压、温度相关电压或移位电压中的至少一个的信号。图7B描绘了在图7A的控制电路中使用的加法器的可能实施方案，根据本公开的其他加法器拓扑结构，即电压和电流加法器，也可以由本领域技术人员使用。将会看到，可以将过程相关电压和温度相关电压输入以及Avcc(或Avss)提供给可编程开关或加法器706，然后在电路720中对其进行处理以产生输出到稳压器的参考电压。

处理电路720包括运算放大器，该运算放大器将根据输入过程和温度相关电压输出大于或小于Avcc的电压。因此，通过适当地选择输入过程和温度相关电压，参考电压以及Avccrst可以大于或小于Avcc。类似地，如果参考Avss，则可以选择输入过程和温度相关电压以使Avssrst大于或小于Avss。可以看到，图7A-7B(以及本文中的其他图)旨在是说明性的而非限制性的。

如图8所示，在一些实现方案中，控制电路800可以包括：至少一个模数转换器808，其被配置为接收多个输入信号并生成数字输入信号数据；可操作地耦接到至少一个模数转换器(“ADC”)808的可编程集成电路(810)，所述可编程集成电路(810)被配置为处理数字输入信号数据以确定电路配置数据，并生成电路配置数据数字输出信号；以及可操作地耦接到处理器的至少一个数模转换器(812)。所述至少一个数模转换器可以被配置为将电路配置数据数字输出信号转换为表示第一电压的参考信号。

输入信号可以包括指示第二电压的大小、共模电压(Vcm)的大小、过程相关电压802、温度相关电压804、或移位电压中的至少一项的信号。如图所示，单个ADC和多路复用器可以顺序地轮询(poll)这四个模拟输入，以从所选择的模拟输入信号生成数字代码。然而，也有可能(尽管在硬件方面成本更高)使用更多数量的ADC，例如每个输入信号一个ADC(例如，总共四个)，并并行发送四个数字代码到处理器，一个对应于每个输入信号。

控制电路(800)还可包括与至少一个数模转换器(812)可操作通信的稳压器(814)。所述稳压器可以被配置为响应于表示第一电压的参考信号(Vref_reg)将第一电压(Avccrst)输出到量化器电路。在各种实施例中，可编程集成电路(810)可用可执行代码编程以确定配置数据。

图9描绘了根据本公开的用于模拟过程和温度相关电压生成的电路900。模拟Vref_reg生成电路需要模拟过程和温度相关电压(Vproc_temp)。这里示出了模拟过程和温度相关电压产生的一个实施例。如图9所示，电流被强制进入X个NMOS器件的堆叠。器件的数目X被选择成设置所需的Vproc_temp。在堆叠的顶部处的器件被选择为与电路(例如，100)中的N3/N4匹配，以跟踪Vt，并且可以选择较低的器件以匹配i/p beta(N1/N2)并跟踪gm。

图10描绘了用于为稳压器生成低侧参考的电路950，该稳压器提供根据本公开的产生时钟信号的时钟发生器。在一些实施方案中，输入电路(例如，110)可进一步被配置成接收第二时变时钟信号(clk_hi)。第二时钟信号的幅度可以参照第一时钟信号被生成。第二时钟信号(clk_hi)可以由电路产生，该电路被配置为接收指示第一时钟信号的信号，并且由被配置为接收低侧参考电压的稳压器供电。

当Avccrst>Avcc时，量化器中的PMOS复位器件P2，P3需要一个具有Avccrst而不是Avcc的逻辑高电平的时钟(clk_hi)。用于量化器100的时钟缓冲器产生具有Avcc的逻辑高电平的名为clk的时钟。Clk_hi可以通过使用如文献中所述的高速AC耦接时钟发生器从clk生成。然而，当Avccrst>Avcc时，这个时钟clk_hi的低逻辑电平在现代CMOS工艺中不能为零伏特。这会产生可靠性问题。因此，提供了用于clk_hi发生器的新逻辑低电平，在此标记为Vneg_clk_ref。这又是由具有参考Vneg_clk_ref的稳压器产生。但是，当Avccrst<Avcc并且处于其最小值时，Vneg_clk_ref的值必须随Avccrst向下并向Avss方向移动。为此，关于Avccrst电源生成Vneg_clk_ref。该参考被实现为与量化器中的P2，P3匹配的PMOS器件(P1...Px)的堆栈，如图10所示。

本公开还考虑了器件(100,200......)的块连接或阱连接。通常，PMOS器件的体连接与最高电压电源相联系，该电压电源通常是Avcc，如图所示。通常，NMOS器件的体连接与最低电压电源相联系，在这些图中该电压电源通常为Avss。然而，添加Avccrst和Avssrst，意味着Avcc和Avss不一定分别是最高和最低供电电源。除了连接到Avccrst或Avssrst的复位器件之外，分别为这里公开的所有PMOS和NMOS器件保留Avcc和Avss体连接是最容易的。然而，根据本发明，还可以将所有PMOS和NMOS体连接分别连接到Avccrst或Avssrst。由Avccrst或Avssrst供电的PMOS和NMOS复位器件的体连接因此取决于应用。

现代高容量CMOS工艺通常使用具有电隔离N阱的p衬底。PMOS器件位于N阱中。N阱可以处于不同的电位并且连接到一个或多个正电源电压。NMOS器件位于P阱中，P阱不与p衬底电隔离。p衬底通常连接到零伏特并且通常被示为Gnd或Avss。

Asessse<Avss的使用的促进被认为是因为(a)在p衬底工艺上产生电隔离的p衬底岛的深N阱，或(b)具有电隔离P阱的n衬底工艺。

可以将所有PMOS/NMOS器件块连接到Avccrst/Avssrst。在这种情况下，可以在高Vcm、NMOS i/p量化器中将所有PMOS器件块连接到Avccrst。也可以在低Vcm、PMOS i/p量化器中将所有NMOS器件块连接到Avssrst。这可能是有利的，因为它提供更密集的布局，以及具有相同的电位。然而，在这两种情况下的缺点是其源极仍然是Avcc或Avss的所有非复位器件的增加的Vt(平面工艺)。有两种连接由Avccrst供电的PMOS复器件体的基本选项。首先，可以将所述块连接到Avccrst。其次，可以将块连接到Avcc。类似地，NMOS复位器件块可以连接到Avssrst或Avss。将复位器件块连接到Avccrst/Avssrst在电性能上往往更安全，但可能占用更多空间。这被认为是非FinFET工艺的最佳连接，其中块到源电压的非零值会影响性能。

图11示出了其上可以实现所公开的电路和工艺的可编程集成电路(IC)1000。可编程IC还可以称为片上系统(SOC)，其包括现场可编程门阵列逻辑(FPGA)以及其他可编程资源。FPGA逻辑可以包括阵列中的几种不同类型的可编程逻辑块。例如，图11示出了可编程IC1000，其包括大量不同的可编程单元(tile)，包括多千兆比特收发器(MGT)1001，可配置逻辑块(CLB)1002，随机存取存储器块(BRAM)1003，输入/输出块(IOB)1004，配置和时钟逻辑(CONFIG/CLOCKS)1005，数字信号处理块(DSP)1006，专用输入/输出块(I/O)1007，例如时钟端口，以及其他可编程逻辑1008，例如数字时钟管理器，模数转换器，系统监视逻辑等。具有FPGA逻辑的一些可编程IC还包括专用处理器块(PROC)1010以及内部和外部重配置端口(未示出)。

在一些FPGA逻辑中，每个可编程单元包括可编程互连元件(INT)1011，其具有到每个相邻单元中的相应互连元件的标准化连接。因此，可编程互连元件一起实现用于所示FPGA逻辑的可编程互连结构。可编程互连元件INT 1011还包括与同一单元内的可编程逻辑元件的连接，如图11顶部所示的示例所示。

例如，CLB 1002可以包括可配置逻辑元件CLE 1012，其可以被编程以实现用户逻辑，以及单个可编程互连元件INT 1011。BRAM 1003可以包括BRAM逻辑元件(BRL)1013以及一个或者更多可编程互连元件。通常，单元中包括的互连元件的数量取决于单元的高度。在图示的实现方案中，BRAM单元具有与五个CLB相同的高度，但是也可以使用其他数量(例如，四个)。除了适当数量的可编程互连元件之外，DSP单元1006还可以包括DSP逻辑元件(DSPL)1014。除了可编程互连元件INT 1011的一个实例之外，IOB 1004还可以包括例如输入/输出逻辑元件(IOL)1015的两个实例。如本领域技术人员将看到的，连接到例如I/O逻辑元件1015实际的I/O焊盘通过使用层叠在各种所示逻辑块之上的金属被制造，并且通常不限于输入/输出逻辑元件1015的区域。

在图示的实现方案中，靠近裸片中心的柱状区域(在图11中以阴影示出)用于配置、时钟和其他控制逻辑。从列延伸的水平区域1009用于在可编程IC的宽度上分布时钟和配置信号。应当指出，“柱状”和“水平”区域的称呼是与以图形取向查看图像有关。

利用图11所示的架构的一些可编程IC包括附加逻辑块，其破坏构成可编程IC的大部分的常规柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。例如，图11中所示的处理器块PROC 1010跨越了几列CLB和BRAM。

应当指出，图11旨在仅示出可编程IC架构的示例。列中的逻辑块数，列的相对宽度，列的数量和顺序，列中包含的逻辑块的类型，逻辑块的相对大小以及被包括在图11顶部的互连/逻辑实现方案仅作为示例提供。例如，在实际的可编程IC中，CLB出现的任何地方通常都包括多于一个相邻的CLB列，以便于实现用户逻辑的有效实施方案。

对于这里描述的各种流程图，作为示例提供了特定排序的块和相关功能。排序不必是限制性的，并且可以根据各种实施方案而变化。

本领域技术人员将理解，计算布置的各种替代，包括一个或多个处理器和配置有程序代码的存储器布置将适合于主持可以执行本文公开的功能的过程和数据结构。另外，可以经由各种计算机可读存储介质或传送通道(诸如磁盘或光盘或磁带，电子存储设备)或作为网络上的应用服务来提供这些处理。

虽然在一些情况下可以在各个附图中描述方面和特征，但是应当理解，即使组合没有明确地示出或没有明确地描述为组合，来自一个附图的特征也可以与另一个附图的特征组合。

这些方法和系统被认为适用于各种使用RAM电路的系统。通过考虑说明书，其他的方面和特征对于本领域技术人员来说也是显而易见的。方法和系统的各部分可以被实现为一个或多个处理器，其被配置为执行软件，作为专用集成电路(ASIC)，或作为在可编程逻辑器件上的逻辑。此外，这里标识的各种电路可以共享硬件电路，例如使用公共计算机处理单元或数字处理单元。说明书和附图旨在仅被视为示例，本发明的真实范围由权利要求指示。