阅读说明：本技术 锁相环电路 (Phase-locked loop circuit ) 是由 有坂直也 藤原徹哉 江藤慎一郎 于 2019-02-15 设计创作，主要内容包括：本技术涉及能够降低功耗的锁相环电路。锁相环电路包括：SAR-ADC,包括两个电容器,并且输出从两个电容器生成的电压之间的比较结果；电流源,用电流对两个电容器充电；第一开关,布置在两个电容器中的一个电容器与电流源之间,并且被提供有具有参考频率的第一时钟与具有高于第一时钟的频率的第二时钟之间的相位差；以及第二开关,布置在两个电容器中的另一电容器与电流源之间,并且被提供有第二时钟。本公开例如可以应用于无线通信设备。(The present technology relates to a phase-locked loop circuit capable of reducing power consumption. The phase-locked loop circuit includes: a SAR-ADC including two capacitors and outputting a comparison result between voltages generated from the two capacitors; a current source for charging the two capacitors with a current; a first switch arranged between one of the two capacitors and the current source and provided with a phase difference between a first clock having a reference frequency and a second clock having a frequency higher than the first clock; and a second switch arranged between the other of the two capacitors and the current source and supplied with a second clock. The present disclosure may be applied to, for example, a wireless communication device.)

锁相环电路

技术领域

本技术涉及锁相环电路，并且更具体地，涉及允许降低功耗的锁相环电路。

背景技术

对于即将到来的IoT时代，需要降低LSI的功率。对于安装在LSI上的模拟模块的功耗，局部振荡器的功耗占大比例。局部振荡器包括PLL电路。近来，有时已经使用了全数字PLL(ADPLL)电路。

ADPLL电路从数字设定频率数据频率命令字(FCW)和外部参考频率生成DCO频率，以满足DCO频率＝FCW×参考频率的关系。为了将DCO频率与参考频率之间的比率与FCW相匹配，ADPLL包括：计数器电路，检测DCO频率信号Fdco与参考频率信号Fref之间的整数相位差；以及时间-数字转换器(TDC)电路，检测小数相位(fractional phase)差。

计数器电路通过对在Fref的一个周期内输入了多少个Fdco的周期进行计数来检测整数相位差，并且因此必须在Fref的一个周期内一直操作。另一方面，TDC电路仅需要检测Fref与Fdco的边沿之间的相位差，并且因此不需要在Fref的一个周期内一直继续操作，并且可以间歇操作。间歇操作减少了每小时平均电流消耗，并且因此允许功率降低。

TDC电路在若干反相器电路级中延迟Fdco，并且用锁存电路捕获Fref的上升边沿，由此检测相位差。该配置简单但难以在低功率下操作，因为当Fref与Fdco之间的相位差很大时需要操作大量反相器电路以生成延迟，从而导致电流消耗的增加。

因此，非专利文献1提出了一种TDC电路，被设计为改进增加的功耗。TDC电路在相位检测器(PD)中生成Fref与Fdco之间的相位差的信号，并且在相位差的信号的时间内用来自电荷泵(CP)的电流对电容器C1充电，以获得电压V_F。

而且，在获得电压V_F之后，TDC电路用来自CP的电流对电容器C2充电，以生成电压V_RAMP，并且对Fdco的脉冲的数量进行计数(计数数量：n)直到电压V_F和电压V_RAMP在单斜率ADC(SS-ADC)中相交。电容器C1和电容器C2是1:N。因此，电压V_F和电压V_RAMP的斜率是N:1。因此，n/N是AD转换值并且是Fref与Fdco之间的相位差。

引用列表

非专利文献

非专利文献1：Somnath Kundu,Bongjin Kim,Chris H.Kim,“19.2A0.2-1.45GHzSubsampling Fractional-N All-Digital MDLL with Zero-Offset Aperture PD-BasedSpur Cancellation and In-Situ Timing Mismatch Detection”，2016IEEEInternational Solid-State Circuits Conference,February3,2016,[线上][于2018年1月25日搜索]，互联网<URL:http://www.ee.umn.edu/groups/VLSIresearch/papers/2016/ISSCC16_M DLL.pdf>。

发明内容

本发明待解决的技术问题

然而，在非专利文献1的提议中，当Fref与Fdco之间的相位差很大时，在获得电压V_F和电压V_RAMP之前CP需要继续操作若干Fdco时钟。因此，在Fref的一个周期的期间，间歇比率变低，使得难以充分地降低功率。

鉴于这种情况做出了本技术，并且使得降低功耗。

问题的解决方案

根据本技术的一个方面的锁相环电路包括：SAR-ADC，包括两个电容器，并且输出从两个电容器生成的电压之间的比较结果；电流源，用电流对两个电容器充电；第一开关，布置在两个电容器中的一个电容器与电流源之间，并且在参考频率的第一时钟与具有高于第一时钟的频率的第二时钟之间设置有相位差；以及第二开关，布置在两个电容器中的另一电容器与电流源之间，并且设置有第二时钟。

根据本技术的一个方面包括：SAR-ADC，包括两个电容器，并且输出从两个电容器生成的电压之间的比较结果；电流源，用电流对两个电容器充电；第一开关，布置在两个电容器中的一个电容器与电流源之间，并且在参考频率的第一时钟与具有高于第一时钟的频率的第二时钟之间设置有相位差；以及第二开关，布置在两个电容器中的另一电容器与电流源之间，并且设置有第二时钟。

本发明的效果

根据本技术，可以降低功耗。

应注意的是，本说明书中所描述的效果仅是实例。在本说明书中，本技术的效果不限于所描述的效果，并且可包括附加的效果。

附图说明

[图1]是示出应用本技术的ADPLL电路的配置实例的框图。

[图2]为示出ADPLL电路的操作的示图。

[图3]是示出用于与本技术进行比较的传统TDC电路的示图。

[图4]是示出如何确定参考频率信号Fref与DCO频率信号Fdco之间的小数相位差的示图。

[图5]是示出在N＝70且n＝69的情况下的传统TDC电路的配置实例的示图。

[图6]是示出图5中的TDC电路的操作的示图。

[图7]是示出图1中的TDC电路的配置实例的电路示图。

[图8]是示出图7中的TDC电路的操作的示图。

[图9]是示出图7中的TDC电路的第一变形的电路示图。

[图10]是示出图9中的TDC电路的操作的示图。

[图11]是示出图7中的TDC电路的第二变形的电路示图。

[图12]是示出图11中的TDC电路的操作的示图。

[图13]是示出包括ADPLL电路的无线通信设备的配置实例的框图。

具体实施方式

在下文中，将描述用于执行本公开的模式(在下文中称为“实施方式”)。按照以下顺序进行描述。

1.第一实施方式(ADPLL电路)

2.第二实施方式(无线通信设备)

<1.第一实施方式>

<本技术的ADPLL电路的配置实例>

图1是示出作为应用本技术的锁相环的全数字PLL(ADPLL)电路的配置实例的框图。

在图1中所示的ADPLL电路1根据数字设定频率数据频率命令字(FCW)和外部参考频率，来生成满足DCO频率＝FCW×参考频率的关系的数字控制振荡器(DCO)频率。DCO频率是高于参考频率的频率。数字设定频率数据FCW是用于设定DCO频率的数据，并且从包括ADPLL电路1等的设备的控制单元提供。

ADPLL电路1包括计数器电路11、时间-数字计数器(TDC)电路12、数字运算电路13和电压控制振荡器(VCO)14。

将参考频率信号Fref提供给计数器电路11和TDC电路12。将数字设定频率数据FCW提供给数字运算电路13。

计数器电路11检测外部提供的参考频率信号Fref与从VCO 14提供的DCO频率信号Fdco之间的整数相位差，并且将表示检测到的整数相位差的信号输出至数字运算电路13。

TDC电路12检测外部提供的参考频率信号Fref与从VCO 14提供的DCO频率信号Fdco之间的小数相位差，并且将表示检测到的小数相位差的信号输出至数字运算电路13。

数字运算电路13将表示从计数器电路11和TDC电路12提供的相位差的信号与由数字设定频率数据FCW的时间积分所获得的相位信息进行比较，并且通过数字滤波器将比较结果输出至VCO 14。

VCO 14将根据从数字运算电路13提供的比较结果的振荡频率的信号作为DCO频率信号Fdco输出至后续级(未示出)。将DCO频率信号Fdco反馈至计数器电路11和TDC电路12。

<ADPLL电路的操作实例>

图2是示出ADPLL电路的操作的示图。

图2示出数字设定频率数据FCW＝3.2的实例。按从上到下的顺序示出参考频率信号Fref的信号波形、DCO频率信号Fdco的信号波形、在计数器电路11中检测到的整数相位以及在TDC电路12中检测到的小数相位。此外，示出在数字运算电路13中对整数相位+小数相位的值和数字设定频率数据FCW的整数倍的值执行相位比较。

在参考频率信号Fref的第一上升边沿附近，DCO频率信号Fdco的整数相位是0，并且小数相位也是0。因此，数字运算电路13执行整数相位+小数相位“0”与数字设定频率数据FCW的整数倍“0”之间的相位比较。

在参考频率信号Fref的第二上升边沿附近，DCO频率信号Fdco的整数相位是3，并且小数相位是0.2。因此，数字运算电路13执行整数相位+小数相位“3.2”与数字设定频率数据FCW的整数倍“3.2”之间的相位比较。

在参考频率信号Fref的第三上升边沿附近，DCO频率信号Fdco的整数相位是6，并且小数相位是0.4。因此，数字运算电路13执行整数相位+小数相位“6.4”与数字设定频率数据FCW的整数倍“6.4”之间的相位比较。

注意，对第四上升边沿和后续上升边沿的处理以类似的方式执行，并且因此不再重复描述。

<与本技术进行比较的传统实例的说明>

图3是示出与本技术进行比较的传统TDC电路的示图。

图3中所示的TDC电路包括锁相环(PD)21、电荷泵(CP)22和单斜率ADC(SS-ADC)23。

PD 21生成参考频率信号Fref与DCO频率信号Fdco之间的相位差信号Φ_F(0至2π)。

在提供相位差信号Φ_F的同时，CP 22用电流对内部设置的电容器C1(未示出)充电。由于CP 22充电的电流，将在电容器C1中生成的相位差信息电压的电压V_F输出至SS-ADC23。

SS-ADC 23包括电容器C2(C1:C2＝1:N(N≥2))、电流源31、比较器32和积分器33。将从电容器C1输出的电压V_F提供给比较器32。

电流源31用电流对电容器C2充电。由于电流源31充电的电流，将在电容器C2中生成的周期信息电压的电压V_RAMP输出至比较器32。

比较器32将电压V_F与电压V_RAMP进行比较，并且将比较结果输出至积分器33。

积分器33对DCO频率信号Fdco的脉冲的数量进行计数(计数数量：n(n≥1))直到电压V_F和电压V_RAMP相交，并且输出运算结果D_out。

由于电容器C1和电容器C2是1:N，电压V_F和电压V_RAMP的斜率是是N:1。n/N是AD转换值，并且是参考频率信号Fref与DCO频率信号Fdco之间的相位差。

图3在配置示图的下侧示出相位差信号Φ_F的信号波形、DCO频率信号Fdco的信号波形、参考频率信号Fref的信号波形、电容器C1中生成的电压V_F的斜率以及在电容器C2中生成的电压V_RAMP的斜率(斜率比N:1)。

将描述TDC电路的操作。PD 21在参考频率信号Fref的上升边沿的时间t2与DCO频率信号Fdco的后续上升边沿的时间t3之间的时段内生成相位差信号Φ_F，并且将相位差信号Φ_F输出至CP 22。

在提供相位差信号Φ_F的同时(即，在相位差信号Φ_F的上升边沿的时间t12与DCO频率信号Fdco的后续上升边沿的时间t13之间)，CP 22用电流对电容器C1充电，使得在电容器C1中生成电压V_F。

在用电流对电容器C1充电结束之后等待一个周期之后，在DCO频率信号Fdco的上升边沿的时间t14处，用来自电流源31的电流对电容器C2充电，使得在电容器C2中生成电压V_RAMP。

积分器33对DCO频率信号Fdco(在图1的情况下是2π)的脉冲的数量进行计数(计数数量：n(n≥1))直到电压V_RAMP与比较器32中的电压V_F相匹配。当电压V_RAMP与电压V_F相匹配时，在DCO频率信号Fdco的上升边沿的时间t32处，用来自电流源31的电流对电容器C2的充电完成，并且积分器33完成计数并且输出运算结果D_out。

图4是示出如何确定参考频率信号Fref与DCO频率信号Fdco之间的小数相位差的示图。

图4的实例示出斜率比是4:1的情况。

上侧行示出当相位差信号Φ_F是π/2、DCO频率信号Fdco是2π以及运算结果D_out是1时的实例。也就是说，通过将DCO频率信号Fdco中的一个计数除以4所获得的值0.25是相位差信号Φ_F的值。

中间行示出当相位差信号Φ_F是π、DCO频率信号Fdco是2π以及运算结果D_out是2时的实例。也就是说，通过将DCO频率信号Fdco中的两个计数除以4所获得的值0.5是相位差信号Φ_F的值。

下侧行示出当相位差信号Φ_F是2π、DCO频率信号Fdco是2π以及运算结果D_out是4时的实例。也就是说，通过将DCO频率信号Fdco中的四个计数除以4所获得的值1是相位差信号Φ_F的值。

图5是示出当两个电容器的比率是1:N(N＝70)并且积分器的计数数量是n＝69时的传统TDC电路的配置实例的示图。

图5中所示的TDC电路包括CP 22、SS-ADC 23和归一化单元51。在图5的实例中，底部箭头的范围指示部件的配置，并且省略PD 21。

CP 22包括电流源31、开关41和电容器C_F。

SS-ADC 23包括电流源31、开关42、电容器C_R、比较器32、锁存电路43、积分器33、锁存电路44、锁存电路45和运算单元46。

电流源31包括晶体管M_p1和M_p2，并且借助于开关41和42的切换由CP 22和SS-ADC23共享。

在提供相位差信号Φ_F的同时，开关41接通，并且用来自电流源31的电流对电容器C_F充电。将在电容器C_F中产生的电压V_F提供给比较器32。

此外，当从锁存电路43提供使能信号(enable signal)EN的同时，开关42接通，并且用来自电流源31的电流对电容器C_R(C_F:C_R＝1:70)充电。将在电容器C_R中产生的电压V_RAMP提供给比较器32。

比较器32将电压V_F与电压V_RAMP进行比较，并且如果电压V_F与电压V_RAMP相匹配，则比较器32向锁存电路43输出停止信号。

当锁存电路43设置有在相位差信号Φ_F的提供结束时输出的开始信号时，锁存电路43向开关42输出使能信号EN。

积分器33对DCO频率信号Fdco的脉冲的数量进行计数，并且将计数数量输出至锁存电路44和锁存电路45。

当锁存电路44设置有在相位差信号Φ_F(稍后描述的图6中的14)的提供结束时输出的开始信号时，锁存电路44保持计数数量，并且在预定时间将计数数量输出至运算单元46。

当锁存电路45设置有从比较器32(稍后描述的图6中的83)输出的停止信号时，锁存电路45保持计数数量，并且在预定时间将计数数量输出至运算单元46。

运算单元46将从锁存电路44提供的值与从锁存电路45提供的值之间的差的运算结果D_out输出至归一化单元51。

归一化单元51包括乘法器47。乘法器47将通过将从运算单元46提供的运算结果D_out乘以1/70所获得的归一化结果D_F输出至后续级。

图6是示出图5中的TDC电路的操作的示图。

图6按从上开始的顺序示出参考频率信号Fref的信号波形、相位差信号Φ_F的信号波形、使能信号EN的信号波形、在电容器C_F中生成的电压V_F的斜率和在电容器C_R中生成的电压V_RAMP的斜率(斜率比1:70)。注意，由于误差等的影响，如实线所示的斜率实际上都不是线性。然而，它们处于相同的条件下，并且因此在比较电压时使用如虚线所示的线性斜率，从该线性斜率中去除了误差等。

而且，在斜率下侧，示出积分器33的计数值、运算结果D_out的值和归一化结果D_F的值。

当从Fref的上升边沿的时间t51提供相位差信号Φ_F的同时，用来自电流源31的电流对电容器C_F充电，并且在电容器C_F中生成电压V_F。积分器33从DCO频率信号Fdco的开始对DCO频率信号Fdco的脉冲的数量进行计数，并且继续将计数数量输出至锁存电路44和锁存电路45。锁存电路44保持在使能信号EN的上升边沿的时间t52处的计数值(14)，该使能信号由相位差信号Φ_F的提供结束时输出的开始信号引起。

比较器32将电压V_F与电压V_RAMP进行比较，并且当电压V_F与电压V_RAMP相匹配时，在时间t61处将停止信号输出至锁存电路45。锁存电路45在时间t61处保持计数值(83)。

运算单元46将从锁存电路44提供的值(14)与从锁存电路45提供的值(83)之间的差的运算结果D_out(69)输出至归一化单元51。

乘法器47将通过将从运算单元46提供的运算结果D_out(69)乘以1/70所获得的归一化结果D_F(69/70)输出至后续级。

如上文参考图5和图6所述，如果参考频率信号Fref与DCO频率信号Fdco之间的相位差很大，则传统TDC电路需要在DCO频率信号Fdco的若干时钟内持续地操作CP或电流源，以获得电压V_RAMP和电压V_F。因此，减小了参考频率信号Fref的一个周期中的间歇比率，从而防止足够的功率降低。

<本技术的TDC电路>

图7是示出图1中的TDC电路的配置实例的电路示图。

图7的TDC电路12包括电流源111、PD 112、开关113-1和113-2以及包括两个电容器的逐次逼近(SAR)_ADC 114。

电流源111经由开关113-1用电流对电容器131-1充电，该电容器是SAR_ADC 114的两个电容器中的一个。此外，电流源111经由开关113-2用电流对电容器131-2充电，该电容器是SAR_ADC 114的两个电容器中的另一个。

PD 112包括触发器电路。PD 112生成参考频率信号Fref和DCO频率信号Fdco的相位差信号Φ_F。PD 112将生成的相位差信号Φ_F输出至开关113-1。因此，仅在提供相位差信号Φ_F时，开关113-1接通。当开关113-1接通时，用来自电流源111的电流对电容器131-1充电，并且在电容器131-1中生成电压V_F。

在用来自电流源111的电流对电容器131-1充电之后，将DCO频率信号Fdco在一个周期(一个时钟)内提供给开关113-2。因此，在DCO频率信号Fdco的一个周期(一个时钟)内，接通开关113-2。当开关113-2接通时，用来自电流源111的电流对电容器131-2充电，并且在电容器131-2中生成电压V_RAMP。

SAR_ADC 114基于在电容器131-1中生成的电压V_F与在电容器131-2中生成的电压V_RAMP之间的比较结果来输出AD转换结果。

SAR_ADC 114包括比较器121、SAR逻辑电路122、电容器131-1、电容器131-2、反相器132-1和反相器132-2。

比较器121将电压V_F与电压V_RAMP进行比较，并且将比较结果(H/L)输出至SAR逻辑电路122。

SAR逻辑电路122对从比较器121提供的比较结果执行操作，并且将操作结果输出至外部(未示出)。SAR逻辑电路122控制反相器132-1和132-2以控制电容器131-1和131-2的H/L。

电容器131-1的电容是C1，并且电容器131-2的电容是C2(C1:C2＝1:1)。

反相器132-1基于SAR逻辑电路122的控制来控制电容器131-1的H/L。反相器132-2基于SAR逻辑电路122的控制来控制电容器131-2的电容的H/L。

注意，一对电容器131-1和反相器132-1以及一对电容器131-2和反相器132-2可以分别是多对中的一对。然而，一对电容器131-1和反相器132-1与一对电容器131-2和反相器132-2之间的电容比是1:1。

<TDC电路的操作>

图8是示出图7中的TDC电路的操作的示图。

图8按从上开始的顺序示出参考频率信号Fref的信号波形、DCO频率信号Fdco的信号波形、相位差信号Φ_F的信号波形、在电容器131-1(C1)中生成的电压V_F的斜率以及在电容器131-2(C2)中生成的电压V_RAMP的斜率。

在从参考频率信号Fref的上升边沿的时间T1提供相位差信号Φ_F时，开关113-1接通。用来自电流源111的电流对电容器131-1充电，并且在电容器131-1中生成电压V_F。在等待一个周期之后，从DCO频率信号Fdco的后续上升边沿的时间T3起在一个周期内提供DCO频率信号Fdco，使得开关113-2接通。用来自电流源111的电流对电容器131-2充电，并且在电容器131-2中生成电压V_RAMP。

然后，SAR逻辑电路122从后续上升边沿的时间T5起控制反相器132-1和132-2以控制电容器131-1和131-2的H/L。因此，在一旦生成电压之后，在比较器121中依次比较电压V_F和电压V_RAMP的值，并且输出比较结果，例如，H、L、H、L、L、H……。

注意，电压V_F和电压V_RAMP的中值是比较器(任意)的共模输入电压。

如上所述，在本技术中，电容器131-1与131-2之间的电容比是1:1，并且此外，使用SAR-ADC。因此，相对于在AD转换时获得对应于电压V_RAMP的全面的电压的传统操作，仅在DCO频率信号Fdco的一个周期(一个时钟)内操作电流源就足够了。因此，可以相对于参考频率信号Fref的周期获得高的间歇比率，并且间歇比率不取决于参考频率信号Fref与DCO频率信号Fdco之间的相位差的大小。

这里，已经描述了操作电流源达DCO频率信号Fdco的一个时钟，但是可以操作持续不少于一个时钟的任何数量的时钟。

另一方面，以上参考图3至图5描述的传统TDC电路需要操作电流源达DCO频率信号Fdco的两个以上时钟，以便获得电压V_RAMP。此外，在传统TDC电路中，如果参考频率信号Fref与DCO频率信号Fdco之间的相位差大，则操作电流源以获得电压V_RAMP的周期可以延长，从而在Fref的一个周期中降低间歇比率。因此，本技术的TDC电路优于传统TDC电路之处在于，它可以在较低的功率下操作。

<第一变形>

图9是示出图7中的TDC电路的第一变形的电路示图。

图9的TDC电路12与图7的TDC电路12的不同之处在于，添加了电流源161-1和161-2，来代替电流源111。其他配置基本上类似于图7的配置，并且因此省略描述。

电流源161-1和161-2具有1:1的电流镜比，并且分别用电流对电容器131-1和131-2充电。

<TDC电路的操作>

图10是示出图9中的TDC电路的操作的示图。

图10按从上开始的顺序示出参考频率信号Fref的信号波形、DCO频率信号Fdco的信号波形、相位差信号Φ_F的信号波形、在电容器131-1(C1)中生成的电压V_F的斜率以及在电容器131-2(C2)中生成的电压V_RAMP的斜率。

在从参考频率信号Fref的上升边沿的时间T11提供相位差信号Φ_F时，开关113-1接通。用来自电流源161-1的电流对电容器131-1充电，并且在电容器131-1中生成电压V_F。紧接着，从DCO频率信号Fdco的上升边沿的时间T12起在一个周期内提供DCO频率信号Fdco，使得开关113-2接通。用来自电流源161-2的电流对电容器131-2充电，并且在电容器131-2中生成电压V_RAMP。

在生成电压之后，TDC电路的操作基本上类似于图8的实例的操作，因此将省略其描述。

如上所述，图9的TDC电路可以同时执行电压V_F和电压V_RAMP的充电，而无需等待用于电压V_RAMP的充电电流持续一个周期，并且因此可以比图7的TDC电路更快地获得AD转换结果。

<第二变形>

图11是示出图7中的TDC电路的第二变形的电路示图。

图11的TDC电路12与图7的TDC电路12的不同之处在于，电容器131-1和131-2的电容是1:N，并且添加了电流源181-1和181-2，来代替电流源111。其他配置基本上类似于图7的配置，并且因此省略描述。

也就是说，电流源181-1和181-2具有1:N的电流镜比，并且分别用电流对具有电容C1的电容器131-1和具有电容C2(＝N×C1)的电容器131-2充电。

<TDC电路的操作>

图12是示出图11中的TDC电路的操作的示图。

图12按从上开始的顺序示出参考频率信号Fref的信号波形、DCO频率信号Fdco的信号波形、相位差信号Φ_F的信号波形、在电容器131-1(C1)中生成的电压V_F的斜率以及在电容器131-2(C2)中生成的电压V_RAMP的斜率。

在从参考频率信号Fref的上升边沿的时间T21提供相位差信号Φ_F时，开关113-1接通。用来自电流源181-1的电流对电容器131-1充电，并且在电容器131-1中生成电压V_F。紧接着，从DCO频率信号Fdco的上升边沿的时间T22起在一个周期内提供DCO频率信号Fdco，使得开关113-2接通。用来自电流源181-2的电流对电容器131-2充电，并且在电容器131-2中生成电压V_RAMP。

在生成电压之后，操作基本上类似于图8的实例，并且因此将省略其描述。

如上所述，图11的TDC电路可以同时执行电压V_F和电压V_RAMP的充电，而无需等待用于电压V_RAMP的充电电流达一个周期，并且因此可以比图7的TDC电路更快地获得AD转换结果。

根据本技术，可以缩短用于从电流源进行电流充电的时间，以改善间歇比率，使得功率降低。

例如，在高频无线通信设备中使用本技术的锁相环。

<2.第二实施方式>

<无线通信设备的配置实例>

图13是示出包括ADPLL电路1的无线通信设备200的配置实例的框图。无线通信设备200包括ADPLL电路1、调制单元201、传输混合器202、参考信号振荡器203、接收混合器204和解调单元205。

ADPLL电路1基于从参考信号振荡器203输出的参考信号，分别来将期望频率的第一局部信号和第二局部信号输出至传输混合器202和接收混合器204。注意，例如，参考信号振荡器203使用晶体振荡器来配置。

传输混合器202设置有由调制单元400调制的基带传输信号、和由ADPLL电路1输出的第一局部信号。传输混合器202基于提供的传输信号和第一局部信号，来将基带传输信号(BB传输信号)上转换为高频传输信号(RF传输信号)。注意，高频传输信号经由图13中未示出的天线来传输。

注意，在以上描述中，已经描述了在无线通信设备中使用的实例，但是本技术不限于无线通信设备并且可以应用于RF电路等。

此外，在本说明书中描述的效果仅是实例和非限制性的，并且可以包括其他效果。

本技术的实施方式不限于上述实施方式，并且在不背离本技术的范围的情况下，可以进行各种变形。

尽管已经参考附图详细描述了本公开的优选实施方式，但本公开不限于这些实施方式。显而易见地，本公开所属技术领域的普通技术人员在权利要求所描述的技术思想的范围内可以做出各种改变或变形。当然，这些改变或变形被视为属于本公开的技术范围。

注意，本技术也可以采取以下配置。

(1)

一种锁相环电路，包括：

SAR-ADC，包括两个电容器，并且输出从两个电容器生成的电压之间的比较结果；

电流源，用电流对两个电容器充电；

第一开关，布置在两个电容器中的一个电容器与电流源之间，并且第一开关在参考频率的第一时钟与具有高于第一时钟的频率的第二时钟之间设置有相位差；以及

第二开关，布置在两个电容器中的另一电容器与电流源之间，并且设置有第二时钟。

(2)

根据以上(1)的锁相环电路，其中，

基于第一开关的操作，电流源用电流对一个电容器充电达对应于相位差的时间；并且基于第二开关的操作，电流源用电流对另一电容器充电达对应于第二时钟的时间。

(3)

根据以上(2)的锁相环电路，其中，

对应于第二时钟的时间是一个时钟周期以上的时间。

(4)

根据以上(1)至(3)中的任一项的锁相环电路，其中，

一个电容器生成对应于相位差的电压，并且另一电容器生成对应于第二时钟的电压。

(5)

根据以上(4)的锁相环电路，其中，

一个电容器与另一电容器之间的电容比是1:1。

(6)

根据以上(4)的锁相环电路，其中，

电流源包括用电流对一个电容器充电的第一电流源，以及用电流对另一电容器充电的第二电流源。

(7)

根据以上(6)的锁相环电路，其中，

另一电容器具有一个电容器N倍的电容，并且

第二电流源以第一电流源N倍的电流对另一电容器充电。

参考标记列表

1 ADPLL电路

11 计数器电路

12 TDC电路

13 数字运算电路

14 VCO

111 电流源

112 PD

113-1和113-2 开关

114 SAR_ADC

121 比较器

122 SAR_逻辑电路

131-1和131-2 电容器

132-1和132-2 反相器

161-1和161-2 电流源

181-1和181-2 电流源

200 无线通信设备

201 调制单元

202 传输混合器

203 参考信号振荡器

204 接收混合器

205 解调单元。