阅读说明：本技术 通过基于可编程计数器的时钟接口和具有高分辨率和宽操作范围的时间数字转换器进行时钟筛选 (Clock screening by programmable counter based clock interface and time to digital converter with high resolution and wide operating range ) 是由 吴争争 黄德平 J·M·辛里奇斯 M·佩德拉利-诺伊 于 2019-01-24 设计创作，主要内容包括：公开了一种分级时间数字转换器(110),TDC,其包括两个环形振荡器(205,210),该两个环形振荡器(205,210)用于确定两个时钟边沿之间的时间差。在一些实现方式中,TDC包括慢振荡器(205),其被配置为响应于第一时钟边沿而振荡慢振荡器输出信号；粗略计数器(220),其被配置为响应于慢振荡器输出信号的周期而对粗略计数进行计数；快振荡器(210),其被配置为响应于第二时钟边沿而振荡快振荡器输出信号；以及精细计数器(225),其被配置为响应于快振荡器输出信号的周期而对精细计数进行计数,其中快振荡器输出信号的频率大于慢振荡器输出信号的频率。(A hierarchical time-to-digital converter (110), TDC, is disclosed that includes two ring oscillators (205, 210), the two ring oscillators (205, 210) being used to determine a time difference between two clock edges. In some implementations, the TDC includes a slow oscillator (205) configured to oscillate a slow oscillator output signal in response to a first clock edge; a coarse counter (220) configured to count a coarse count in response to a period of the slow oscillator output signal; a fast oscillator (210) configured to oscillate a fast oscillator output signal in response to a second clock edge; and a fine counter (225) configured to count the fine counts in response to a period of the fast oscillator output signal, wherein a frequency of the fast oscillator output signal is greater than a frequency of the slow oscillator output signal.)

通过基于可编程计数器的时钟接口和具有高分辨率和宽操作 范围的时间数字转换器进行时钟筛选

优先权要求

本专利申请要求于2018年2月23日提交的题为“通过基于可编程计数器的时钟接口和具有高分辨率和宽操作范围的时间数字转换器进行时钟筛选”的、并且转让给本申请的受让人的申请号为15/904,124的优先权，并且在此明确通过引用并入。

技术领域

本申请涉及时钟测量，更具体地涉及分级(sub-ranging)时间数字时钟测量。

背景技术

诸如智能手机和平板电脑之类的现代设备要求诸如数字核、数据转换器和频率合成器之类的其各种子系统的时钟性能标准非常严格。例如，数字核的时钟性能必须满足低周期抖动和低占空比误差。同样，数据转换器要求时钟信号具有低绝对抖动(时间内部误差(TIE))。另外，频率合成器要求时钟信号具有低相位噪声和减小的分数杂散。新兴的自驾驶汽车应用也要求严格的时钟性能。

为了确保维持这种苛刻的时钟性能标准，现代设备通常纳入片上时钟筛选用于自动监控目的或即时监控目的。但是，传统时钟筛选技术无法解决所有各种时钟测量模式，诸如周期抖动、K周期抖动、TIE抖动、占空比变化、时钟偏斜等。阻碍传统方法提供统一时钟性能电路的一个难题如下：这种通用时钟性能筛选同时要求高分辨率、宽输入频率范围、以及高鲁棒性。为了尝试满足这些不同要求，现有设计通常采用延迟单元来实现用于时钟抖动和时钟偏斜测量的时间数字(TDC)转换器。但是，满足高分辨率和宽输入频率范围就需要使用传统闪存TDC或Vernier TDC架构的大量延迟单元，这会占用大量芯片面积并增加功耗。而且，这样的多个延迟单元易于处理变化，从而降低测试鲁棒性并产生错误的时钟筛选结果。

因此，在本领域中需要一种时钟筛选电路，该时钟筛选电路包括对过程变化不敏感的时间数字转换器，并且还包括支持用于筛选各种时钟性能指标的多种模式的时钟接口。

发明内容

为了提供增加的精度和频率输入范围，公开了一种分级时间数字转换器(TDC)，该分级时间数字转换器使用精细计数和粗略计数测量时钟信号的第一时钟边沿与第二边沿之间的时间差。TDC包括慢振荡器，该慢振荡器响应于第一时钟边沿而开始振荡慢振荡器输出信号。粗略计数器响应于慢振荡器输出信号对粗略计数进行计数。TDC还包括快振荡器，该快振荡器响应于第二时钟边沿而开始振荡快振荡器输出信号，第二时钟边沿可能比第一时钟边沿迟或早到达。精细计数器响应于快振荡器输出信号而对精细计数进行计数。TDC可以集成到时钟测量电路中，该时钟测量电路可以进行广泛多种时钟测量，诸如周期抖动测量、K周期抖动测量、占空比测量、时间内部误差(TIE)测量、以及时钟偏斜测量。通过下面的

具体实施方式

，可以更好地领会这些和其他有利特征。

附图说明

图1是根据本公开的一个方面的时钟测量电路的框图。

图2A是根据本公开的一个方面的时间数字转换器(TDC)的电路图。

图2B是图2A的TDC的慢振荡器输出信号、快振荡器输出信号和锁存命令的时序图。

图3是图2A的TDC的稳定电源架构的电路图。

图4A是根据本公开的一个方面的用于时钟接口电路的电路图。

图4B是PLL时钟信号和通过图4B的时钟接口电路从PLL时钟信号中选择的两个时钟边沿的时序图。

图5A是理想TDC输出随TDC输入变化的曲线图。

图5B是实际TDC输出随TDC输入变化的曲线图。

图6是根据本公开的一个方面的包括用于改善线性度的可调谐数字时间转换器(DTC)的TDC的电路图。

图7图示了图6的TDC所记录的三个示例直方图。

图8是根据本公开的一个方面的包括TDC的全数字锁相环(PLL)的框图。

通过参考下面的具体实施方式，最好地理解本公开的实现方式及其优点。应当领会，相同的附图标记用于标识一个或多个附图中所图示的相同的元件。

具体实施方式

现在，转到附图，图1示出了时钟测量电路100(其还可以被称为内置自测(BIST)电路)。时钟测量电路100包括时钟接口105，其支持多种时钟筛选操作模式，诸如周期抖动测量、K周期抖动测量、占空比测量、时钟偏斜、以及时间内部误差(TIE)测量。因为消除了对用于这种不同的时钟测试模式的多个时钟测量电路的传统需求，所以时钟接口105相当有利。依据测量模式，时钟接口105将从一个或多个输入时钟信号中选择两个时钟边沿。例如，时钟接口105可以选择锁相环(PLL)时钟信号以执行周期抖动测量、占空比测量和K周期抖动测量，如将在本文中所进一步解释的。应当领会，PLL时钟信号可以由诸如延迟锁定环(DLL)时钟信号或其他合适的时钟源之类的正在被测量的其他时钟信号替换。在时钟偏斜测量中，时钟接口105选择诸如从时钟树输出节点接收的时钟信号的第一时钟边沿以及诸如从另一时钟树输出节点接收的另一时钟信号的第二时钟边沿。第一时钟边沿或第二时钟边沿可以早于第一时钟边沿和第二时钟边沿中的其余时钟边沿。因此，依据第一时钟边沿是早于还是迟于第二时钟边沿，所得时间数字测量结果可以测量两个时钟边沿之间的正时间差或负时间差。为了执行TIE测量，时钟接口105选择诸如PLL时钟信号之类的时钟信号的边沿以及诸如晶体振荡器信号之类的参考时钟信号(Ref CLK)的边沿。

时钟接口105所选择的时钟边沿中的一个时钟边沿将领先于其余选定时钟边沿。通过时间数字转换器(TDC)110测量这两个选定时钟边沿之间的延迟。如在本文中所进一步解释的，TDC 110使用分级架构形成，该分级架构包括一对环形振荡器(图1中未示出)，每个环形振荡器都包括至少三个反相器。因此，TDC 110紧凑，但在很宽的输入频率范围内实现高分辨率。控制器115控制时钟接口105和TDC 110以及它们的交互。TDC 110的输出是与两个时钟边沿之间的延迟的测量相对应的数位。对于时钟测量领域的普通技术人员而言，把这种数位处理成各种时钟测量是已知的，因此本文中不再进行讨论。但是，应当领会，后处理控制器(未示出)可能从TDC110接收数字输出，并且将其处理成诸如时钟偏斜、周期抖动等之类的期望测量结果。

图2A更详细地示出了TDC 110。如上文所讨论的，图1的时钟接口105已经依据期望时钟测量从其接收的时钟信号中选择了两个时钟边沿。时钟边沿类型(上升或下降)还取决于期望时钟测量。例如，周期抖动测量或K周期抖动测量可能包括选择诸如如图2A所示的两个上升时钟边沿。可替代地，可以选择两个下降时钟边沿进行这种测量。领先于其余选定时钟边沿的选定时钟信号沿在图2A中表示为CLK早信号，而滞后的选定时钟信号沿表示为CLK迟。CLK早信号的上升边沿触发慢振荡器205开始振荡，诸如响应于在上升边沿时断言使能信号En1。顾名思义，与快振荡器210相比，慢振荡器205的振荡更慢，该快振荡器210通过CLK迟信号的上升边沿(诸如通过使能信号En2的对应断言)触发振荡。依据CLK早边沿与CLK迟边沿之间的延迟(Δt)，在触发快振荡器210以振荡其快振荡器输出信号之前，慢振荡器205振荡慢振荡器输出信号一定数目的振荡周期。

慢振荡器输出信号对粗略计数器220进行时钟控制以开始对慢振荡器输出信号的周期进行计数，而快振荡器输出信号对精细计数器225进行时钟控制以开始对快振荡器输出信号的周期进行计数。当快振荡器210开始振荡时，快振荡器输出信号的第一周期在相位上通常滞后于来自慢振荡器205的慢振荡器输出信号。然后，在慢振荡器输出信号滞后于快振荡器输出信号之前，快振荡器输出信号将花费一定数目的振荡周期。相位检测器215检测快振荡器输出信号在相位上何时赶上并且开始领先于慢振荡器输出信号，并且触发粗略计数器220和精细计数器225以锁存其计数。精细计数器225的锁存计数可以被指定为Nfine。

图2B示出了慢振荡器输出信号(其被称为OSC慢)和快振荡器输出信号(其被称为OSC快)的示例时序图。CLK早信号与CLK迟信号之间的延迟Δt(图2A)等于粗略延迟(Δtcoarse)和精细延迟(Δtfine)之和。为了区分慢振荡器信号和快振荡器信号的周期，慢振荡器输出信号的周期在本文中表示为Tslow，而快振荡器输出信号的周期在本文中表示为Tfast。在图2B中，慢振荡器输出信号振荡通过快振荡器输出信号的上升边沿之前的两个Tslow周期加上另一Tslow周期的一小部分。总延迟Δt等于两个Tslow周期加上Tslow周期的该附加部分。粗略计数Ncoarse等于CLK早边沿与CLK迟边沿之间的Tslow周期的整数。因此，可以看出，延迟Δt等于Ncoarse*Tslow+Nfine*(Tslow-Tfast)。注意，在备选实现方式中，粗略计数器220可以响应于CLK迟边沿而被锁存。在这种实现方式中，Ncoarse等于粗略计数器220所锁存的计数。如图2B所示，如果粗略计数器220与精细计数器215共同锁存，则TDC 110可以相应地调整粗略计数器220所锁存的计数以获得Ncoarse。如果TDC 110所处理的延迟Δt为负，则快振荡器210的启动比慢振荡器205的启动更早。然后，可以以与如图2B所示的方式类似的方式收集来自粗略计数器220和精细计数器225的计数，以解出相对于TDC输入Δt的负时间差值。使用图2B的计数器锁存方法，锁存之后计数器220与计数器225之间的差的符号指示输入Δt的极性。

在时钟测量之前，控制器115可以校准Tslow与Tfast之间的期望比例，诸如通过与参考时钟信号进行比较。例如，控制器115可以在一个或多个参考时钟周期中对慢振荡器205和快振荡器210的振荡周期的数目进行计数。然后，控制器115将调整慢振荡器205的频率调谐字和/或快振荡器210的频率调谐字以强求Tslow与Tfast之间的期望关系以及它们的绝对值。

TDC 110所进行的时间测量应当对于其电源电压的电压变化具有鲁棒性。来自芯片电源或来自慢振荡器205和快振荡器210所汲取的电流的变化可能导致TDC 110的电源电压波动，这影响了期望时钟测量的准确性。图3示出了用于TDC 110的稳健电源方案。振荡器功率域315基于来线性调节器305的振荡器电源电压Vreg_out为慢振荡器205和快振荡器210供电，该线性调节器305与芯片电源隔离并且通过解耦电容器Cdecap进行平滑。线性调节器305转换其自身的调节器电源电压Vdd_IP以供应和调节振荡器电源电压Vreg_out。但是，调节器电源电压Vdd_IP受如寄生电感Lpar和寄生电容Rpar所表示的封装和芯片寄生310的影响。为了防止当慢振荡器205和快振荡器210开始振荡时，封装和芯片寄生310导致振荡器电源电压Vreg_out骤降，振荡器功率域315包括虚拟电流源负载320和315。虚拟电流源负载320被配置为汲取与慢振荡器205所汲取的电流相同的电流。注意，慢振荡器205可以包括少至三个反相器330，其被布置为形成环形振荡器。与传统TDC设计所需的数目通常更多的延迟电路相比较，这相当有利。同样，快振荡器210使用被布置为形成环形振荡器的三个反相器335来形成。虚拟电流源负载325被配置为汲取与快振荡器210所汲取的电流相同的电流。

如关于图2所讨论的，TDC 110测量两个时钟边沿之间的时间延迟Δt。在图3中，两个时钟边沿分别表示为Clk1和Clk2。为了清楚起见，在图3中，这两个时钟边沿被示为直接驱动其对应的振荡器(快或慢)，而无需关于图2所讨论的中间使能信号En1和En2。Clk1信号的上升边沿使得慢振荡器205开始振荡并且汲取其操作电流。在该上升边沿到达之前，虚拟电流源负载320吸收该操作电流的复制品。虚拟电流源负载320被配置为响应于Clk1信号的上升边沿而停止吸收该复制品操作电流。因此，因为不存在触发慢振荡器205而导致需要突然电流，所以触发慢振荡器205不会干扰振荡器电源电压。同样，虚拟电流源负载235吸收快振荡器210所汲取的操作电流的复制品，并且被配置为响应于Clk2信号的上升边沿而停止吸收该复制品操作电流。因此，触发快振荡器210也不会导致需要可以干扰振荡器电源电压Vreg_out的突然电流。以这种方式，本文中所描述的时钟测量可能对诸如封装和芯片寄生310所引起的电源电压变化具有鲁棒性。

图4A更详细地示出了时钟接口105。下计数器405通过更新选定时钟信号所时钟控制的Q信号总线(通常以二进制表示的计数器信号)来响应使能信号。如关于图1所讨论的，时钟接口105可以依据时钟测量模式从多个时钟信号中进行选择。例如，时钟接口105可以包括时钟多路复用器(未图示)，该时钟多路复用器选择适当的时钟信号以对下计数器405中的触发器进行时钟控制。在K周期抖动测量中，通过下计数器405跟踪相隔K个周期的时钟边沿，并且通过决定逻辑电路412对其进行检测，以供选择，使得可以通过TDC110测量它们之间的时间延迟Δt。下计数器405内的一系列K个触发器形成二进制计数器，其中Q信号总线响应于选定时钟信号而报告计数值。决定逻辑电路412检测Q信号，并且向触发器420和425断言使能信号和D输入信号，以便生成相隔K个循环的时钟边沿。当下计数器405被设置为翻转并且连续运行时，该过程周期性地重复自身。在图4A中，假设时钟多路复用器选择了PLL时钟信号(pll_clk)，使得通过PLL时钟信号对下计数器405进行时钟控制，但是应当领会，选定时钟信号在备选实现方式中可能有所不同，具体取决于时钟测量模式。

除了触发器420和425之外，决定逻辑电路412可以向输出触发器415和430断言使能信号。这些触发器中给定触发器的使能取决于时钟测量。例如，在PLL时钟信号的占空比测量中，决定逻辑412可能启用输出触发器415和420。通过PLL时钟信号的上升边沿对输出触发器420进行时钟控制。在这种占空比测量中，可以绕过下计数器405或者可以包括下计数器405，其中仅选择其触发器中的一个触发器。因此，输出触发器420将响应于PLL时钟信号的上升边沿而注册二进制一值。TDC 110(图1)从输出触发器(flip-flow)420接收断言输出作为第一时钟边沿。PLL时钟信号的下降边沿对输出触发器415进行时钟控制，因此输出触发器415将响应于PLL时钟信号的下降边沿而断言其输出，该下降边沿在对输出触发器420进行时钟控制的上升边沿之后发生。TDC 110从输出触发器415接收断言输出作为第二时钟边沿。在这种占空比测量中，两个时钟边沿之间的延迟ΔT等于PLL输出时钟信号的接通时间或脉冲宽度。占空比测量通过形成脉冲宽度与PLL时钟信号的周期之间的比例来完成。

在抖动测量(周期或K周期抖动测量)中，通过选定时钟信号的第一边沿触发输出触发器420。在K周期抖动测量中，下计数器405和决定逻辑电路412可以在由输出触发器(flip-flow)405断言之后的K个周期中选择上升边沿。例如，如图4B的时序图所示，时间t1的PLL时钟信号的上升边沿可能触发输出触发器420。在K周期抖动测量中下计数器405和决定逻辑电路412所控制的延迟取决于整数K个时钟周期。在K＝4的K周期测量中，下计数器405被配置为在时间t1之后的四个时钟周期内在时间t2选择上升边沿。然后，TDC 110将测量时间t1和t2之间的延迟，以执行这种K周期抖动测量。相比之下，在周期抖动测量中，使得输出触发器425能够捕获时间t1之后的第一上升边沿。在TIE测量模式中，参考时钟信号(ref_clk)对输出触发器430进行时钟控制，以捕获参考时钟信号的上升边沿。然后，输出触发器425将捕获PLL时钟信号的适当边沿，以在TIE测量中完成对TDC 110的两个时钟边沿的选择。在时钟偏斜测量中，使得类似的输出触发器(未图示)能够捕获适当边沿。因此，应当领会，输出触发器415至430仅表示可以包括在时钟接口105中的输出触发器。然后，输出时钟多路复用器(未图示)将从适当输出触发器中选择输出信号，以向TDC 110呈现两个选定时钟边沿。

TDC 110所进行的分级测量解决了在维持紧凑区域和低电路复杂度的同时在宽输入频率范围内提供增加的分辨率的矛盾的现有技术问题。但是，其测量的准确性取决于快振荡器210的周期、慢振荡器205的周期和TDC输入模式之间的适当关系。对于其中快振荡器输出信号的周期慢振荡器信号的周期快五倍的实现方式，理想关系导致TDC 110的输入和输出之间的线性关系，如图5A所示。粗略计数器220(图2A)将递增单个粗略量化器整数步长，在该整数步长内，精细计数器225(图2A)将计数五次。由于慢振荡器输出信号和快振荡器输出信号与准确周期的知识完美结合，所以TDC 110的最终输出(其被指定为粗略量化器和精细量化器的总和)在0至20的输入范围内为线性。

但是，由于系统误差和非理想性，所以TDC 110的输入和输出之间的这种线性关系难以实现。例如，对于一种实现方式，图5B示出了输入与输出之间的非线性关系，其中理想上讲，快振荡器输出信号的周期恰好是慢振荡器输出信号的周期的1/20。但是，由于非理想性，所以校准之后获得的慢振荡器205和快振荡器210的周期与其理想值相比较具有有限误差。在通常遇到的一种情况下，从输入电平零开始，TDC 110的输出(在图5B中指定为分层量化器输出)将在每个粗糙量化器递增的末尾逐渐超过期望值(精细计数器已经计数了20次)。因此，每次粗略量化器递增时，其与慢振荡器输出信号的每个连续循环的开始相对应，TDC 110的输出的不连续性较大。如果要测量的时间差在这种不连续性上产生TDC输出，则TDC测量受到系统误差的影响，诸如对于输入电平60，图5B中突出显示。相比之下，如果要测量的输入发生在粗略量化器递增的中间(诸如针对输入范围大约为85至95，如图5B中突出显示)，则保留输入与输出之间的期望线性关系。

为了避免TDC 110的输入和输出之间的期望线性关系的不连续性，可以如图6所示对TDC 110进行配置。慢振荡器205、快振荡器210、相位检测器215、粗略计数器220和精细计数器220的功能如关于图2A和图3所讨论的。但是，在延迟电路中选择性地延迟触发慢振荡器205的选定时钟边沿(其被指定为CK_in1)，该延迟电路还可以被指定为数字时间转换器(DTC)610。基于直方图的精细量化器电平检测器和DTC调谐逻辑电路605基于来自精细量化器225的精细量化器输出以及精细量化器步长尺寸与粗略量化器步长尺寸之间的比例(ratio_c2f)来使用第一调谐代码(Tune Code₁)对DTC 610进行调谐。可以从先前所讨论的慢振荡器205和快振荡器210的校准获知该比例。最大精细量化器值或输出等于比例ratio_c2f。因此，用于TDC输入的理想区域是精细量化器220计数到ratio_c2f的大约一半的时候。再次参考图5B，这种精细量化器电平产生TDC 110的输入输出关系，其避免了不连续区域。

顾名思义，基于直方图的精细量化器电平检测器和DTC调谐逻辑电路605通过一系列测量来观察TDC 110的输出，使得所得直方图揭示是否在对应粗略量化器间隔的期望ratio_c2f/2范围内出现了TDC110的精细量化器输出。例如，粗略量化器间隔内的精细量化器范围可以分为3个区域：范围从0到.3*ratio_c2f的开始间隔、范围从0.3*ratio_c2f到0.7*ratio_c2f的中央间隔、以及范围从0.7*ratio_c2f至ratio_c2f的最终间隔。应当领会，每个粗略量化器递增或计数可以划分为这种精细量化器间隔。而且，注意，精细量化器间隔的边界值可能会与刚刚给出的示例有所不同。另外，在一些实现方式中，这种精细量化器间隔的数目可以大于3。不管每个粗略量化器递增中的精细量化器间隔之间的确切边界如何，都会存在一个或多个中央间隔，该一个或多个中央间隔定义了精细量化器电平的可期望值。

对于精细量化器计数的三个直方图，图7示出了粗略量化器递增的一些代表性精细量化器间隔。在每个直方图中，粗略量化器递增的开始间隔和最终间隔被指定为非期望区域，而同一粗略量化器递增的中心间隔被指定为期望区域。每个直方图都是从一系列重复时钟测量中获得的。在第一直方图700中，精细量化器计数全部发生在期望区域中。如图7所示，因为TDC 110的输出正在避免其输入输出关系中的不连续性，所以可能没有理由对给出这种直方图结果的图6的DTC 610进行调谐。

用于精细量化器计数的直方图705导致所有计数都在初始非期望区域。响应于这种直方图结果，基于直方图的精细量化器电平检测器和DTC调谐逻辑电路605可以调整第一调谐代码，使得DTC 610充分调整第一时钟边沿的延迟，使得后续直方图测量通过在期望区域中进行的精细量化器计数进行。TDC输入处时间差的这种增加适合于将精细量化器计数从初始非期望范围转换为可期望范围。相反，直方图710导致精细量化器计数发生在最终非期望范围内，使得基于直方图的精细量化器电平检测器和DTC调谐逻辑电路605可以调整第一调谐代码，使得DTC 610在TDC输入处实现了时间差的减小。这种减小将所得精细量化器计数移到期望区域。再次参考图6，注意，基于直方图的精细量化器电平检测器和DTC调谐逻辑电路605还可以对DTC 615进行调谐，以通过第二调谐信号Tune code₂来自适应地延迟第二时钟边沿(其被称为CK_in2)。这种附加调谐是可选的。

尽管本文中已经针对时钟测量应用对TDC 110进行了讨论，但是应当领会，在要求这种宽范围和准确时间数字测量的其他电路中，可以有利地利用TDC 110的增加的分辨率和宽输入范围。例如，如图8所示的数字锁相环800可以包括TDC 110，以将输出时钟信号CKV与参考时钟信号FREF进行比较，以提供可变相位输出，该可变相位输出是表示输出时钟信号CKV和参考时钟信号的对应边沿之间的相位差的数字字。累加器805响应于频率控制字(FCW)和参考时钟信号而产生参考相位。环路滤波器810对等于参考相位与可变相位之间的差的相位误差进行滤波，以产生数字控制字，该数字控制字控制数字控制振荡器(DCO)815的振荡频率，从而控制输出时钟信号CKV的频率。因为一般抖动远小于粗略量化器递增，所以数字PLL 800中对TDC 110的DTC调整效果很好。通过环路滤波器800滤除了受到系统误差影响的TDC 110的偶然输出。由于对参考时钟信号与DCO时钟信号(未示出)之间的相对相位进行了最终调整，所以一旦获得锁定，数字PLL 800中的环路反馈就补偿由于针对图6和图7所讨论的DTC调整而引起的相位检测偏移。由于数字PLL 800无需依赖过采样和噪声整形，所以其带宽有利地较高，从而有助于对DCO噪声进行滤波并且促进快速设定和跟踪。

本领域普通技术人员应当领会，可以对本文中所讨论的分级TDC做出多种修改和应用。因此，应当领会，在不脱离本公开的范围的情况下，可以对本公开的设备的材料、装置、配置和使用方法做出许多修改、替换和变型。鉴于此，因为本文中所图示和描述的特定实现方式仅通过其一些示例，所以本公开的范围不应该限于它们的范围，相反应当与所附权利要求及其功能等同物的范围完全相称。