阅读说明：本技术 存储器系统及操作存储器系统的方法 (Memory system and method of operating the same ) 是由 边谕俊 于 2019-11-01 设计创作，主要内容包括：本公开提供一种存储器系统及操作该存储器系统的方法。该存储器系统可以包括：存储器装置,包括多个存储块；控制器,被配置为管理多个存储块中的每一个的读取计数值,并生成与读取计数值对应的级别信息；以及主机,被配置为基于级别信息输出用于请求存储器装置的垃圾收集操作的主机命令。(The present disclosure provides a memory system and a method of operating the same. The memory system may include: a memory device comprising a plurality of memory blocks; a controller configured to manage a read count value of each of the plurality of memory blocks and generate level information corresponding to the read count value; and a host configured to output a host command for requesting a garbage collection operation of the memory device based on the level information.)

存储器系统及操作存储器系统的方法

相关申请的交叉引用

本申请要求于2019年3月25日提交的申请号为10-2019-0033914的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。

技术领域

本公开的各个实施例总体涉及一种电子装置，并且更特别地，涉及一种存储器系统及操作该存储器系统的方法。

背景技术

近来，计算机环境范例已转变为可以随时随地使用计算机系统的普适计算。因此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已迅速增加。通常，这样的便携式电子装置使用采用存储器装置的存储器系统，换言之，使用数据存储装置。数据存储装置被用作便携式电子装置的主存储器装置或辅助存储器装置。

使用存储器装置的数据存储装置提供的优点在于，由于不具有机械驱动部件，因此稳定性和耐久性优异、信息访问速度提高并且功耗降低。具有这些优点的数据存储装置的示例可以包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。

存储器装置分为易失性存储器装置和非易失性存储器装置。

非易失性存储器装置虽然具有相对较低的读取速度和写入速度，但是即使在电源中断的情况下也可以保留存储在其中的数据。因此，当需要存储无论存储器装置是否连接到电源都需要保留的数据时，使用非易失性存储器装置。非易失性存储器装置的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪速存储器分为NOR型存储器和NAND型存储器。

发明内容

本公开的各个实施例涉及一种存储器系统及操作该存储器系统的方法，该存储器系统能够控制垃圾收集操作和读取回收操作以在垃圾收集操作和读取回收操作不彼此重叠的情况下执行垃圾收集操作和读取回收操作。

本公开的实施例可以提供一种存储器系统，该存储器系统包括：存储器装置，具有多个存储块；控制器，被配置为管理多个存储块中的每一个的读取计数值，并生成与读取计数值对应的级别信息；以及主机，被配置为基于级别信息输出用于请求存储器装置的垃圾收集操作的主机命令。

本公开的实施例可以提供一种存储器系统，该存储器系统包括：存储器装置，包括多个存储块；控制器，被配置为基于已完成读取操作的存储块的读取计数值来控制存储器装置执行读取回收操作，或者基于存储块的读取计数值来生成级别信息；以及主机，被配置为基于级别信息来管理与已完成读取操作的存储块对应的逻辑地址中的每一个的读取计数值。

本公开的实施例可以提供一种操作存储器系统的方法，该方法包括：基于已完成读取操作的存储块的第一读取计数值来执行读取回收操作，或者生成第一读取计数值的级别信息；基于级别信息，管理与已完成读取操作的存储块对应的逻辑地址中的每一个的第二读取计数值；并且基于逻辑地址中的每一个的第二读取计数值来执行垃圾收集操作。

本公开的实施例可以提供一种操作存储器系统的方法，该方法包括：对存储块之中的、物理读取计数等于或大于RRC阈值的存储块执行读取回收操作；基于各个存储块的物理读取计数，通过对逻辑读取计数的一个或多个部分组进行加权(weighting)来设置各个存储块的逻辑读取计数，其中与各个部分组对应的物理读取计数落入相对于RRC阈值的各个范围内；并且对存储块之中的、每个逻辑读取计数等于或大于GC阈值的一个或多个存储块执行垃圾收集操作。

附图说明

图1是示出根据本公开的实施例的存储器系统的框图。

图2是示出图1的控制器的配置的框图。

图3是示出图2的读取回收控制块的框图。

图4是描述图1的半导体存储器的示图。

图5是示出图4的存储块的示图。

图6是示出根据本公开的实施例的具有三维结构的存储块的示图。

图7是示出根据本公开的实施例的具有三维结构的存储块的示图。

图8是示出根据本公开的实施例的存储器系统的操作的流程图。

图9是示出根据本公开的实施例的存储器系统的示图。

图10是示出根据本公开的实施例的存储器系统的示图。

图11是示出根据本公开的实施例的存储器系统的示图。

图12是示出根据本公开的实施例的存储器系统的示图。

具体实施方式

本说明书或申请中引入的本公开的实施例的具体结构或功能描述仅用于描述本公开的实施例。实施例不应被解释为限于本说明书或申请中公开的描述。

现在将基于实施例详细描述本公开。然而，本公开可以以许多不同的形式实施，并且不应被解释为仅限于本文阐述的实施例，而是应被解释为涵盖落入本公开的构思和技术范围内的变型方案、等同方案或可选方案。然而，将理解的是，本说明书并不旨在将本公开限制于那些示例性实施例，并且本公开不仅旨在涵盖示例性实施例，而且还涵盖落入本公开的精神和范围内的各种可选方案、变型方案、等同方案和其他实施例。

将理解的是，尽管本文可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。

将理解的是，当元件被称为“联接”或“连接”到另一元件时，该元件可以直接联接或连接到另一元件，或者这两个元件之间可以存在其他元件或中间元件。相反，应理解的是，当元件被称为“直接联接”或“直接连接”到另一元件时，不存在中间元件。描述元件之间的关系的诸如“在……之间”、“直接在……之间”、“与……相邻”或“与……直接相邻”的其他表达应以相同的方式解释。

本文使用的术语仅用于描述特定实施例的目的，并不旨在限制。在本公开中，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。将进一步理解的是，当在本说明书中使用时，术语“包含”、“包括”、“具有”等指定所述特征、整体、步骤、操作、元件、组件和/或其组合的存在，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合。

除非另有定义，否则本文使用的包括技术术语和科学术语的所有术语具有与本公开所属领域的技术人员通常理解的含义相同的含义。将进一步理解的是，本文使用的术语应被解释为具有与其在本说明书和相关领域的上下文中的含义一致的含义，并且将不以理想化或过于正式的含义来解释，除非在本文中明确这样定义。

将省略对本领域技术人员公知的功能和结构的详细描述，以避免模糊本公开的主题。这旨在省略不必要的描述，以使本公开的主题清楚。

现在将在下文中参照附图更全面地描述本公开的各个实施例，附图示出了本公开的优选实施例，使得本领域技术人员可以容易地实现本公开的技术构思。

图1是示出根据本公开的实施例的存储器系统1000的框图。

参照图1，存储器系统1000可以包括存储器装置1100、控制器1200和主机1300。存储器装置1100可以包括多个半导体存储器100。多个半导体存储器100可以分成多个组。尽管在本实施例中，主机1300已经被示出并描述为包括在存储器系统1000中，但是存储器系统1000可以仅包括控制器1200和存储器装置1100，并且主机1300可以设置在存储器系统1000外部。

在图1中，示出了存储器装置1100的多个组分别通过第一至第n通道CH1至CHn与控制器1200通信。下面将参照图4描述每个半导体存储器100。

多组半导体存储器100中的每一组可以通过一个公共通道与控制器1200通信。控制器1200可以通过多个通道CH1至CHn控制存储器装置1100的多个半导体存储器100。

控制器1200被联接在主机1300和存储器装置1100之间。控制器1200可以响应于来自主机1300的请求来访问存储器装置1100。例如，响应于从主机1300接收的主机命令Host_CMD，控制器1200可以控制存储器装置1100的读取操作、写入操作、擦除操作或后台操作。在写入操作期间，主机1300可以与主机命令Host_CMD一起传送数据和地址。在读取操作期间，主机1300可以与主机命令Host_CMD一起传送地址。地址可以是逻辑地址。在响应于主机命令Host_CMD已执行读取操作、写入操作或擦除操作之后，控制器1200可以将与所完成的操作的结果对应的命令响应信号CMD_response输出到主机1300。

在读取操作之后，控制器1200可以检查存储器装置1100内已执行读取操作的存储块的读取计数值，并且基于检查结果对相应存储块执行读取回收(在下文中，称为“RRC”)操作。此外，控制器1200可以基于所检查的存储块的读取计数值来生成级别信息level_info，并且将级别信息level_info传送到主机1300。级别信息level_info指示存储块中的每一个的读取计数值相对于RRC操作的读取计数阈值的比率。级别信息level_info与命令响应信号CMD_response可以一起被输出到主机1300。

主机1300可以包括主机处理器1310和垃圾收集控制块1320。

主机处理器1310可以生成对应于用户请求的至少一个主机命令Host_CMD，并将主机命令Host_CMD传送到控制器1200。此外，主机处理器1310可以生成用于对由垃圾收集控制块1320选择的逻辑地址执行垃圾收集(在下文中，称为“GC”)操作的主机命令Host_CMD，并且将所生成的主机命令Host_CMD与所选择的逻辑地址一起传送到控制器1200。当由垃圾收集控制块1320选择的逻辑地址的数量等于或大于预设值时，主机处理器1310可以生成与所选择的逻辑地址的GC操作对应的主机命令Host_CMD。此外，如果接收到关于由垃圾收集控制块1320选择作为紧急逻辑地址的逻辑地址的信息，则主机处理器1310可以立即生成与紧急逻辑地址的GC操作对应的主机命令Host_CMD，并将主机命令Host_CMD与紧急逻辑地址一起输出到控制器1200。换言之，如果存在被选择作为紧急逻辑地址的至少一个逻辑地址，则可以立即生成与GC操作对应的主机命令Host_CMD，并将主机命令Host_CMD输出到控制器1200。

垃圾收集控制块1320可以基于从控制器1200接收的级别信息level_info来管理多个逻辑地址中的每一个的读取计数值、一些逻辑地址的加权读取计数值，并且更新读取计数值。垃圾收集控制块1320可以选择每个具有等于或大于第二预设值的读取计数值的逻辑地址，并将关于所选择的逻辑地址的信息传送到主机处理器1310。此外，垃圾收集控制块1320可以基于级别信息level_info选择需要立即执行GC操作的逻辑地址作为紧急逻辑地址，并将关于紧急逻辑地址的信息传送到主机处理器1310。

控制器1200和存储器装置1100可以被集成到单个半导体装置中。在实施例中，控制器1200和存储器装置1100可以被集成到单个半导体装置中以形成存储卡。例如，控制器1200和存储器装置1100可以被集成到单个半导体装置中并形成诸如以下的存储卡：个人计算机存储卡国际协会(PCMCIA)、紧凑型闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或微型MMC)、SD卡(SD、迷你SD、微型SD或SDHC)或通用闪存(UFS)。

控制器1200和存储器装置1100可以被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括被配置为将数据存储在半导体存储器100中的存储装置。

在实施例中，存储器系统1000可以被设置为诸如以下的电子装置的各种元件之一：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子阅读器、便携式多媒体播放器(PMP)、游戏机、导航装置、黑盒、数码相机、三维电视、数字音频记录器、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境中传送/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置、用于形成计算系统的各种元件之一等。

在实施例中，存储器装置1100或存储器系统1000可以嵌入在各种类型的封装中。例如，存储器装置1100或存储器系统1000可以以诸如以下的类型被封装：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、叠片包装管芯(Die in Waffle Pack)、晶圆形式管芯(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形(SOIC)、收缩型小外形封装(SSOP)、薄型小外形(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。

图2是示出根据本公开的实施例的图1的控制器1200的配置的框图。

参照图2，控制器1200可以包括主机控制电路1210、处理器1220、缓冲存储器1230、错误校正电路1240、闪存控制电路1250和总线1260。

总线1260可以提供控制器1200的组件之间的通道。

主机控制电路1210可以控制图1的主机1300和缓冲存储器1230之间的数据传送。例如，主机控制电路1210可以控制将从主机1300输入的数据缓冲到缓冲存储器1230的操作。在实施例中，主机控制电路1210可以控制将缓冲在缓冲存储器1230中的数据输出到主机1300的操作。此外，主机控制电路1210可以控制将从处理器1220生成的命令响应信号和级别信息输出到主机1300的操作。

主机控制电路1210可以包括主机接口。

处理器1220可以控制控制器1200的整体操作并且执行逻辑操作。处理器1220可以通过主机控制电路1210与图1的主机1300通信，并通过闪存控制电路1250与图1的存储器装置1100通信。处理器1220可以通过使用缓冲存储器1230作为操作存储器、高速缓存存储器或缓冲器来控制存储器系统1000的操作。处理器1220可以基于优先级重新排列从主机1300接收的多个主机命令并生成命令队列，并且可以基于命令队列来控制闪存控制电路1250。此外，处理器1220可以管理存储器装置1100中包括的多个存储块的各个读取计数值，并且控制闪存控制电路1250对读取计数值等于或大于第一预设值(例如，RRC操作的读取计数阈值)的存储块执行RRC操作。另外，处理器1220可以基于多个存储块的各个读取计数值，生成与多个存储块对应的逻辑地址的级别信息。

当从主机1300接收到与GC操作对应的主机命令Host_CMD时，处理器1220可以检查与主机命令Host_CMD一起接收的逻辑地址对应的物理地址，并且生成命令队列并控制闪存控制电路1250对与所检查的物理地址对应的存储块执行GC操作。

处理器1220可以包括闪存转换层(在下文中，称为“FTL”)1221和读取回收控制块1222。

FTL 1221可以基于固件来操作。固件可以存储在缓冲存储器1230、直接联接到处理器1220的附加存储器(未示出)或处理器1220中限定的存储空间中。在写入操作期间，FTL1221可以将相应物理地址映射到从图1的主机1300输入的逻辑地址。此外，在读取操作期间，FTL 1221可以检查映射到从主机1300输入的逻辑地址的物理地址。此处，可以基于存储在缓冲存储器1230中的映射数据来执行映射操作。在读取操作之后的生成级别信息的操作期间，FTL 1221可以检查与相关存储块对应的逻辑地址，将级别信息与所检查的逻辑地址匹配，并且将级别信息输出到主机1300。

FTL 1221可以响应于从主机1300接收的主机命令，生成用于控制闪存控制电路1250的命令队列。

在读取操作已完成之后，读取回收控制块1222可以增加已执行读取操作的存储块的读取计数值，并且可以控制闪存控制电路1250选择读取计数值等于或大于第一预设值(例如，RRC操作的读取计数阈值)的存储块作为牺牲块并对所选择的存储块执行RRC操作。

读取回收控制块1222可以生成包括多个级别中的、根据已完成读取操作的存储块的读取计数值和第一预设值确定的任意一个级别的级别信息。例如，当读取计数值小于第一预设值的70％时，级别信息可以被生成为第一级别；当读取计数值等于或大于第一预设值的70％且小于第一预设值的80％时，级别信息可以被生成为第二级别；当读取计数值等于或大于第一预设值的80％且小于第一预设值的90％时，级别信息可以被生成为第三级别；并且当读取计数值等于或大于第一预设值的90％时，级别信息可以被生成为第四级别。

FTL 1221可以将所生成的级别信息与对应于相关存储块的逻辑地址匹配，并且将所生成的级别信息输出到主机1300。

缓冲存储器1230可以用作处理器1220的操作存储器、高速缓存存储器或缓冲器。缓冲存储器1230可以存储待由处理器1220执行的代码和命令。缓冲存储器1230可以存储由处理器1220处理的数据。此外，缓冲存储器1230可以存储用于待在处理器1220中执行的映射操作的映射数据。映射数据可以存储在存储器装置(图1的1100)中，并且可以在存储器系统1000的通电操作期间被读取并存储在缓冲存储器1230中。

缓冲存储器1230可以包括映射数据存储块1231、写入缓冲器1232和读取缓冲器1233。映射数据存储块1231可以存储映射数据。在写入操作期间，写入缓冲器1232可以临时存储从主机1300接收的数据，然后将临时存储的数据传送到存储器装置1100。在读取操作期间，读取缓冲器1233可以临时存储从存储器装置1100接收的数据，然后将临时存储的数据传送到主机1300。

缓冲存储器1230可以包括静态RAM(SRAM)或动态RAM(DRAM)。

错误校正电路1240可以执行错误校正操作。错误校正电路1240可以基于待通过闪存控制电路1250写入到图1的存储器装置1100的数据来执行ECC(错误校正码)编码操作。ECC编码的数据可以通过闪存控制电路1250传送到存储器装置1100。错误校正电路1240可以对通过闪存控制电路1250从存储器装置1100接收的数据执行ECC解码操作。例如，错误校正电路1240可以作为闪存控制电路1250的组件被包括在闪存控制电路1250中。

响应于从处理器1220生成的命令队列，闪存控制电路1250可以生成并输出用于控制存储器装置1100的内部命令。在写入操作期间，闪存控制电路1250可以控制将缓冲在缓冲存储器1230的写入缓冲器1232中的数据传送并写入到存储器装置1100的操作。在实施例中，在读取操作期间，闪存控制电路1250可以响应于命令队列来控制将从存储器装置1100读取的数据缓冲在缓冲存储器1230的读取缓冲器1233中的操作。

在RRC操作期间，闪存控制电路1250可以控制存储器装置1100复制存储在被选择作为牺牲块的存储块中的数据，并且将所复制的数据存储在被选择作为目标块的存储块中。此后，牺牲块可以被擦除。

在GC操作期间，闪存控制电路1250可以控制存储器装置1100复制被选择作为牺牲块的多个存储块的有效数据，并且将所复制的有效数据存储在被选择作为目标块的存储块中。此后，可以擦除存储在被选择作为牺牲块的多个存储块中的数据。

闪存控制电路1250可以包括闪存接口。

图3是示出根据本公开的实施例的图2的读取回收控制块1222的框图。

参照图3，读取回收控制块1222可以包括读取计数存储块1222A、目标块选择块1222B、读取计数级别确定块1222C和读取回收控制单元1222D。

读取计数存储块1222A可以存储存储器装置(图1的1100)中包括的多个存储块的各个读取计数值，并且以每次完成读取操作，相应存储块的读取计数值增加的方式来管理读取计数值。

目标块选择块1222B可以将已完成读取操作的存储块的读取计数值与第一预设值进行比较，并且当存储块的读取计数值等于或大于第一预设值时，选择相应存储块作为牺牲块。在RRC操作期间，目标块选择块1222B可以选择目标存储块以存储被选择作为牺牲块的存储块的数据。目标块选择块1222B可以选择每个具有擦除状态的存储块中的任意一个作为目标存储块。

读取计数级别确定块1222C可以确定已完成读取操作的存储块的读取计数值相对于第一预设值的比率，并且生成级别信息。例如，读取计数级别确定块1222C可以：当已完成读取操作的存储块的读取计数值小于第一预设值的70％时，将级别信息生成为第一级别；当读取计数值等于或大于第一预设值的70％且小于第一预设值的80％时，将级别信息生成为第二级别；当读取计数值等于或大于第一预设值的80％且小于第一预设值的90％时，将级别信息生成为第三级别；并且当读取计数值等于或大于第一预设值的90％时，将级别信息生成为第四级别。可以通过FTL(图2的1221)将所生成的级别信息与对应于相关存储块的逻辑地址匹配，并将所生成的级别信息输出到主机1300。

如果目标块选择块1222B选择了牺牲块和目标块，则读取回收控制单元1222D可以控制闪存控制电路(图2的1250)对牺牲块执行RRC操作。

图4是描述图1的半导体存储器100的示图。

参照图4，半导体存储器100可以包括被配置为存储数据的存储器单元阵列10。半导体存储器100可以包括***电路200，该***电路200被配置为执行用于将数据存储在存储器单元阵列10中的编程操作、用于输出所存储的数据的读取操作、以及用于擦除所存储的数据的擦除操作。半导体存储器100可以包括控制逻辑300，该控制逻辑300被配置为在控制器(图1的1200)的控制下控制***电路200。

存储器单元阵列10可以包括多个存储块MB1至MBk(11)，其中k是正整数。局部线LL和位线BL1至BLm(m是正整数)可以联接到存储块MB1至MBk(11)中的每一个。例如，局部线LL可以包括第一选择线、第二选择线和布置在第一选择线和第二选择线之间的多个字线。局部线LL可以包括布置在第一选择线和字线之间以及第二选择线和字线之间的虚设线。此处，第一选择线可以是源极选择线，第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线、源极选择线以及源极线SL。例如，局部线LL可以进一步包括虚设线。例如，局部线LL可以进一步包括管线。局部线LL可以联接到存储块MB1至MBk(11)中的每一个。位线BL1至BLm可以共同联接到存储块MB1至MBk(11)。存储块MB1至MBk(11)可以以二维结构或三维结构实施。例如，在具有二维结构的存储块11中，可以在平行于衬底的方向上布置存储器单元。例如，在具有三维结构的存储块11中，可以在垂直于衬底的方向上堆叠存储器单元。

可以将存储块MB1至MBk(11)中的至少一个存储块(例如，MB1)定义为系统存储块，并且可以将映射数据存储在系统存储块中。

***电路200可以在控制逻辑300的控制下对选择的存储块11执行编程操作、读取操作或擦除操作。例如，***电路200可以包括电压生成电路210、行解码器220、页面缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260和源极线驱动器270。

电压生成电路210可以响应于操作信号OP_CMD，生成待用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，电压生成电路210可以响应于操作信号OP_CMD选择性地使局部线LL放电。例如，电压生成电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压和选择晶体管操作电压。

行解码器220可以响应于控制信号AD_signals将操作电压Vop传送到联接到选择的存储块11的局部线LL。例如，行解码器220可以响应于行解码器控制信号AD_signals而将从电压生成电路210生成的操作电压(例如，编程电压、验证电压和通过电压)选择性地施加到局部线LL之中的字线。

在编程电压施加操作期间，响应于控制信号AD_signals，行解码器220可以将由电压生成电路210生成的编程电压施加到局部线LL中的所选择的字线，并且将由电压生成电路210生成的通过电压施加到其他未选择的字线。在读取操作期间，响应于控制信号AD_signals，行解码器220可以将由电压生成电路210生成的读取电压施加到局部线LL中的所选择的字线，并且将由电压生成电路210生成的通过电压施加到其他未选择的字线。

页面缓冲器组230可以包括联接到位线BL1至BLm的多个页面缓冲器PB1至PBm(231)。页面缓冲器PB1至PBm(231)可以响应于页面缓冲器控制信号PBSIGNALS而操作。例如，页面缓冲器PB1至PBm(231)可以在编程操作期间临时存储待被编程的数据，或者在读取操作或验证操作期间感测位线BL1至BLm的电压或电流。

响应于列地址CADD，列解码器240可以在输入/输出电路250和页面缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页面缓冲器231交换数据或者通过列线CL与输入/输出电路250交换数据。

输入/输出电路250可以将从控制器(图1的1200)接收的内部命令CMD或地址ADD传送到控制逻辑300，或者与列解码器240交换数据。地址ADD可以是与物理地址映射的地址。

在读取操作或验证操作期间，通过/失败检查电路260可以响应于使能位VRY_BIT<#>生成参考电流，并且可以将从页面缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较，并输出通过信号PASS或失败信号FAIL。

源极线驱动器270可以通过源极线SL联接到存储器单元阵列10中包括的存储器单元，并且可以控制待施加到源极线SL的电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且基于源极线控制信号CTRL_SL控制待施加到源极线SL的源极线电压。

响应于内部命令CMD和地址ADD，控制逻辑300可以通过输出操作信号OP_CMD、控制信号AD_signals、源极线控制信号CTRL_SL、页面缓冲器控制信号PBSIGNALS、使能位VRY_BIT<#>和列地址CADD来控制***电路200。另外，响应于通过信号PASS或失败信号FAIL，控制逻辑300可以确定目标存储器单元在验证操作期间是否已通过验证。

图5是示出图4的存储块11的示图。

参照图5，在存储块11中，彼此平行布置的多个字线可以联接在第一选择线和第二选择线之间。此处，第一选择线可以是源极选择线SSL，第二选择线可以是漏极选择线DSL。更详细地，存储块11可以包括联接在位线BL1至BLm和源极线SL之间的多个串ST。位线BL1至BLm可以分别联接到串ST，并且源极线SL可以共同联接到串ST。串ST可以具有相同的配置；因此，将通过示例详细描述联接到第一位线BL1的串ST。

串ST可以包括彼此串联联接在源极线SL和第一位线BL1之间的源极选择晶体管SST、多个存储器单元F1至F16和漏极选择晶体管DST。至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST可以包括在每个串ST中，并且比图中所示的存储器单元F1至F16的数量更大数量的存储器单元可以包括在每个串ST中。

源极选择晶体管SST的源极可以联接到源极线SL，漏极选择晶体管DST的漏极可以联接到第一位线BL1。存储器单元F1至F16可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以联接到源极选择线SSL，漏极选择晶体管DST的栅极可以联接到漏极选择线DSL，并且存储器单元F1至F16的栅极可以联接到多个字线WL1至WL16。在不同串ST中包括的存储器单元之中，联接到每个字线的一组存储器单元可以被称为物理页面PPG。因此，存储块11中包括的物理页面PPG的数量可以对应于字线WL1至WL16的数量。

每个存储器单元可以存储1位数据。该存储器单元通常被称为单层单元(SLC)。在这种情况下，每个物理页面PPG可以存储单个逻辑页面LPG的数据。每个逻辑页面LPG的数据可以包括与单个物理页面PPG中包括的单元的数量对应的数据位。每个存储器单元可以存储2位或更多位数据。该存储器单元通常被称为多层单元(MLC)。在这种情况下，每个物理页面PPG可以存储两个或更多个逻辑页面LPG的数据。

图6是示出根据本公开的实施例的具有三维结构的存储块的示例的示图。

参照图6，存储器单元阵列10可以包括多个存储块MB1至MBk(11)。每个存储块11可以包括多个串ST11至ST1m和ST21至ST2m。在实施例中，串ST11至ST1m和ST21至ST2m中的每一个可以形成为“U”形。在第一存储块MB1中，m个串可以布置在行方向(即，X方向)上。图6示出了两个串布置在列方向(即，Y方向)上，但这仅出于描述的目的。例如，三个或更多个串可以布置在列方向(Y方向)上。

多个串ST11至ST1m和ST21至ST2m中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT以及至少一个漏极选择晶体管DST。

源极选择晶体管SST、漏极选择晶体管DST和存储器单元MC1至MCn可以具有彼此类似的结构。例如，源极选择晶体管SST、漏极选择晶体管DST和存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷俘获层和阻挡绝缘层。例如，可以在每个串中设置用于提供沟道层的柱。例如，可以在每个串中设置用于提供沟道层、隧道绝缘层、电荷俘获层和阻挡绝缘层中的至少一个的柱。

每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。

在实施例中，布置在相同行中的串的源极选择晶体管可以联接到在行方向上延伸的源极选择线。布置在不同行中的串的源极选择晶体管可以联接到不同的源极选择线。在图6中，第一行中的串ST11至ST1m的源极选择晶体管可以联接到第一源极选择线SSL1。第二行中的串ST21至ST2m的源极选择晶体管可以联接到第二源极选择线SSL2。

在实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同联接到单个源极选择线。

每个串中的第一至第n存储器单元MC1至MCn可以联接在源极选择晶体管SST和漏极选择晶体管DST之间。

第一至第n存储器单元MC1至MCn可以被划分为第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp可以连续地布置在垂直方向(即，Z方向)上，并且在源极选择晶体管SST和管道晶体管PT之间彼此串联联接。第p+1至第n存储器单元MCp+1至MCn可以连续地布置在垂直方向(Z方向)上，并且在管道晶体管PT和漏极选择晶体管DST之间彼此串联联接。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn可以通过管道晶体管PT彼此联接。每个串的第一至第n存储器单元MC1至MCn的栅极可以分别联接到第一至第n字线WL1至WLn。

在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。在设置虚设存储器单元的情况下，可以稳定地控制相应串的电压或电流。各个串的管道晶体管PT的栅极可以联接到管线PL。

每个串的漏极选择晶体管DST可以联接在相应位线和存储器单元MCp+1至MCn之间。布置在行方向上的串可以联接到在行方向上延伸的相应漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管可以联接到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管可以联接到第二漏极选择线DSL2。

布置在列方向上的串可以联接到在列方向上延伸的相应位线。在图6中，第一列中的串ST11和ST21可以联接到第一位线BL1。第m列中的串ST1m和ST2m可以联接到第m位线BLm。

在布置在行方向上的串中，联接到相同字线的存储器单元可以形成一个页面。例如，第一行的串ST11至ST1m中的、联接到第一字线WL1的存储器单元可以形成单个页面。第二行的串ST21至ST2m中的、联接到第一字线WL1的存储器单元可以形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任意一个时，可以选择布置在相应行中的串。当选择字线WL1至WLn中的任意一个时，可以从所选择的串中选择相应的单个页面。

图7是示出根据本公开的实施例的具有三维结构的存储块的示例的示图。

参照图7，存储器单元阵列10可以包括多个存储块MB1至MBk(11)。每个存储块11可以包括多个串ST11'至ST1m'和ST21'至ST2m'。串ST11'至ST1m'和ST21'至ST2m'中的每一个可以在垂直方向(即，Z方向)上延伸。在每个存储块11中，m个串可以布置在行方向(即，X方向)上。图7示出了两个串布置在列方向(即，Y方向)上，但这仅出于描述的目的。例如，三个或更多个串可以布置在列方向(Y方向)上。

串ST11'至ST1m'和ST21'至ST2m'中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。

每个串的源极选择晶体管SST可以联接在源极线SL和存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可以联接到相同的源极选择线。布置在第一行中的串ST11'至ST1m'的源极选择晶体管可以联接到第一源极选择线SSL1。布置在第二行中的串ST21'至ST2m'的源极选择晶体管可以联接到第二源极选择线SSL2。在实施例中，串ST11'至ST1m'和ST21'至ST2m'的源极选择晶体管可以共同联接到单个源极选择线。

每个串中的第一至第n存储器单元MC1至MCn可以串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极可以分别联接到第一至第n字线WL1至WLn。

在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。在设置虚设存储器单元的情况下，可以稳定地控制相应串的电压或电流。从而，可以提高存储在每个存储块11中的数据的可靠性。

每个串的漏极选择晶体管DST可以联接在相应位线和存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可以联接到在行方向上延伸的相应漏极选择线。第一行中的串ST11'至ST1m'的漏极选择晶体管DST可以联接到第一漏极选择线DSL1。第二行中的串ST21'至ST2m'的漏极选择晶体管DST可以联接到第二漏极选择线DSL2。

图8是根据本公开的实施例的操作存储器系统的方法的流程图。

将参照图1至图8描述根据本公开的实施例的操作存储器系统的方法。

在步骤S810中，对应于读取操作，从主机1300接收主机命令Host_CMD和逻辑地址。

在步骤S820中，控制器1200的处理器1220响应于主机命令Host_CMD而生成命令队列，并将逻辑地址映射到物理地址。

响应于命令队列，闪存控制电路1250生成用于控制存储器装置1100的内部命令CMD，并将内部命令CMD和映射的地址ADD传送到存储器装置1100的所选择的半导体存储器100。

在步骤S830中，响应于内部命令CMD和映射的地址ADD，所选择的半导体存储器100对多个存储块11中的所选择的存储块(例如，MB1)执行读取操作。从所选择的半导体存储器100读取的数据被临时存储在控制器1200的读取缓冲器1233中。

随后，在步骤S840中，读取回收控制块1222的读取计数存储块1222A将半导体存储器100的、已执行读取操作的存储块MB1的读取计数值增加1，并且检查存储块MB1的读取计数值。

在步骤S850中，目标块选择块1222B将已执行读取操作的存储块MB1的读取计数值与第一预设值进行比较。

如果比较操作(S850)的结果指示已执行读取操作的存储块MB1的读取计数值等于或大于第一预设值(是)，则读取回收控制块1222控制闪存控制电路1250对存储块MB1执行读取回收操作。

例如，目标块选择块1222B选择存储块MB1作为牺牲块来执行RRC操作，并且选择存储器装置1100的所选择的半导体存储器100中包括的多个存储块之中的、具有擦除状态的存储块作为目标存储块。在步骤S860中，读取回收控制单元1222D控制闪存控制电路1250执行RRC操作，并且闪存控制电路1250控制存储器装置1100复制存储在牺牲块中的数据并将该数据存储在目标存储块中，从而执行RRC操作。

在执行RRC操作之前或在执行RRC操作之后，可以将临时存储在读取缓冲器1233中的读取数据传送到主机1300。此后，可以将主机命令Host_CMD的命令响应信号CMD_response传送到主机1300。响应于命令响应信号CMD_response，主机1300的垃圾收集控制块1320增加与已完成读取操作的逻辑地址对应的读取计数值。

如果比较操作(S850)的结果指示已执行读取操作的存储块MB1的读取计数值小于第一预设值(否)，则在步骤S870中，读取回收控制块1222的读取计数级别确定块1222C确定存储块MB1的读取计数值相对于第一预设值的比率，并生成级别信息level_info。例如，读取计数级别确定块1222C可以：当已完成读取操作的存储块MB1的读取计数值小于第一预设值的70％时，将级别信息生成为第一级别；当读取计数值等于或大于第一预设值的70％且小于第一预设值的80％时，将级别信息生成为第二级别；当读取计数值等于或大于第一预设值的80％且小于第一预设值的90％时，将级别信息生成为第三级别；并且当读取计数值等于或大于第一预设值的90％时，将级别信息生成为第四级别。

在步骤S880中，FTL(图2的1221)将所生成的级别信息level_info与对应于存储块MB1的逻辑地址匹配，并且所匹配的级别信息level_info与命令响应信号CMD_response一起输出到主机1300，其中命令响应信号CMD_response与主机命令Host_CMD相关。

在步骤S890中，响应于命令响应信号CMD_response，主机1300的垃圾收集控制块1320增加与已完成读取操作的逻辑地址LBA中的每一个对应的读取计数值，另外，响应于级别信息level_info，主机1300的垃圾收集控制块1320对与相应存储块MB1对应的逻辑地址LBA中的每一个的读取计数值进行加权。

例如，当级别信息level_info是第一级别时，与相关存储块MB1对应的逻辑地址LBA不被加权。当级别信息level_info是第二级别时，与相关存储块MB1对应的逻辑地址LBA被加权。此外，当级别信息level_info是第三级别时，与相关存储块MB1对应的逻辑地址LBA被选择作为将执行GC操作的逻辑地址，并且关于该地址的信息被传送到主机处理器1310。另外，当级别信息level_info是第四级别时，与相关存储块MB1对应的逻辑地址LBA被选择作为需要立即执行GC操作的紧急逻辑地址，并且关于该地址和紧急性的信息被传送到主机处理器1310。

在步骤S900中，垃圾收集控制块1320将所有逻辑地址LBA中的每一个的读取计数值与第二预设值进行比较。

如果比较操作(S900)的结果指示逻辑地址的读取计数值等于或大于第二预设值(是)，则将相应逻辑地址确定为将执行GC操作的逻辑地址，并且将关于该地址的信息传送到主机处理器1310。

如果比较操作(S900)的结果指示逻辑地址的读取计数值小于第二预设值(否)，则将相应逻辑地址确定为不执行GC操作的逻辑地址。

在步骤S910中，当由垃圾收集控制块1320选择作为GC操作的对象的逻辑地址的数量等于或大于预设值时，主机处理器1310可以生成与所选择的逻辑地址的GC操作对应的主机命令Host_CMD。此外，如果接收到关于由垃圾收集控制块1320选择作为执行立即GC操作的紧急逻辑地址的逻辑地址的信息，则主机处理器1310可以立即生成与紧急逻辑地址的GC操作对应的主机命令Host_CMD，并将主机命令Host_CMD与紧急逻辑地址一起输出到控制器1200。

响应于从主机1300接收的与GC操作对应的主机命令Host_CMD，控制器1200的处理器1220生成与GC操作对应的命令队列。处理器1220可以检查与主机命令Host_CMD一起接收的逻辑地址对应的物理地址，并且控制闪存控制电路1250选择由所检查的物理地址指示的存储块作为牺牲块，并对所选择的存储块执行GC操作。在步骤S920中，在闪存控制电路1250的控制下，存储器装置1100通过复制存储在被选择作为牺牲块的存储块中的有效数据并将有效数据存储在被选择作为目标块的存储块中来执行GC操作。

此后，可以擦除存储在被选择作为牺牲块的多个存储块中的数据。

在本公开的各个实施例中，在控制器1200的控制下，基于已执行读取操作的存储块的读取计数值来执行读取回收操作。对于在主机1300的控制下执行的垃圾收集操作，基于存储块的读取计数值对逻辑地址中的每一个的读取计数值进行加权，并且选择将执行GC操作的逻辑地址。因此，在执行相应存储块的读取回收操作之前执行垃圾收集操作，从而可以不对执行垃圾收集操作的存储器装置执行读取回收操作。

图9是示出根据本公开的实施例的存储器系统30000的示图。

参照图9，存储器系统30000可以实施在蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置中。存储器系统30000可以包括存储器装置1100和能够控制存储器装置1100的操作的控制器1200。控制器1200可以在处理器3100的控制下控制存储器装置1100的数据访问操作，例如编程操作、擦除操作或读取操作。

编程到存储器装置1100的数据可以在控制器1200的控制下通过显示器3200输出。

无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号改变为能够在处理器3100中处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并且将处理后的信号传送到控制器1200或显示器3200。控制器1200可以将由处理器3100处理的信号编程到存储器装置1100。此外，无线电收发器3300可以将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将所改变的无线电信号输出到外部装置。输入装置3400可以用于输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据。输入装置3400可以实施在诸如触摸板、计算机鼠标、小键盘或键盘的定点装置中。处理器3100可以控制显示器3200的操作，使得通过显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或从输入装置3400输出的数据。

在实施例中，能够控制存储器装置1100的操作的控制器1200可以实施为处理器3100的一部分或与处理器3100分开设置的芯片。可选地，控制器1200可以由图2所示的控制器的示例实施。

图10是示出根据本公开的实施例的存储器系统40000的示图。

参照图10，存储器系统40000可以实施在个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器中。

存储器系统40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的控制器1200。

处理器4100可以根据从输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可以实施在诸如触摸板、计算机鼠标、小键盘或键盘的定点装置中。

处理器4100可以控制存储器系统40000的整体操作，并控制控制器1200的操作。在实施例中，能够控制存储器装置1100的操作的控制器1200可以实施为处理器4100的一部分或与处理器4100分开设置的芯片。可选地，控制器1200可以由图2所示的控制器的示例实施。

图11是示出根据本公开的实施例的存储器系统50000的示图。

参照图11，存储器系统50000可以实施在例如数码相机、设置有数码相机的便携式电话、设置有数码相机的智能电话或设置有数码相机的平板PC的图像处理装置中。

存储器系统50000可以包括存储器装置1100和控制器1200，控制器1200能够控制存储器装置1100的数据处理操作，例如编程操作、擦除操作或读取操作。

存储器系统50000的图像传感器5200可以将光学图像转换为数字信号。所转换的数字信号可以被传送到处理器5100或控制器1200。在处理器5100的控制下，所转换的数字信号可以通过显示器5300输出或者通过控制器1200存储在存储器装置1100中。存储在存储器装置1100中的数据可以在处理器5100或控制器1200的控制下通过显示器5300输出。

在实施例中，能够控制存储器装置1100的操作的控制器1200可以实施为处理器5100的一部分或与处理器5100分开设置的芯片。可选地，控制器1200可以由图2所示的控制器的示例实施。

图12是示出根据本公开的实施例的存储器系统70000的示图。

参照图12，存储器系统70000可以实施为存储卡或智能卡。存储器系统70000可以包括存储器装置1100、控制器1200以及卡接口7100。

控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在实施例中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是不限于此。控制器1200可以由图2所示的控制器1200的示例实施。

卡接口7100可以根据主机60000的协议来接口连接主机60000和控制器1200以使主机60000和控制器1200之间进行数据交换。在实施例中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。此处，卡接口可以指能够支持由主机60000使用的协议的硬件、安装在硬件中的软件或信号传送方案。

当存储器系统70000连接到诸如PC、平板PC、数码相机、数字音频播放器、蜂窝电话、控制台视频游戏硬件或数字机顶盒的主机60000的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和控制器1200与存储器装置1100进行数据通信。

如上所述，在本公开的各个实施例中，基于已执行读取操作的存储块的读取计数值来执行读取回收操作。基于存储块的读取计数值和逻辑地址中的每一个的读取计数值来选择将执行垃圾收集操作的逻辑地址。因此，可以防止读取回收操作和垃圾收集操作彼此重叠。

尽管已经公开了本公开的实施例，但是本领域技术人员将理解的是，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。

因此，本公开的范围必定由所附权利要求和权利要求的等同方案来限定，而不是由前面的描述来限定。

在上面讨论的实施例中，可以选择性地执行或跳过所有步骤。另外，每个实施例中的步骤可以不总是以常规顺序执行。此外，本说明书和附图中公开的实施例旨在帮助本领域技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换言之，本公开所属领域的技术人员将能够容易地理解的是，基于本公开的技术范围，各种修改是可能的。

已经参照附图描述了本公开的实施例，并且在说明书中使用的特定术语或词语应根据本公开的精神来解释，而不限制本公开的主题。应理解的是，本文描述的基本发明构思的许多变化和修改仍将落入如所附权利要求及其等同方案中所限定的本公开的精神和范围内。