阅读说明：本技术 端口控制逻辑模块、片上系统芯片及终端设备 (Port control logic module, system-on-chip and terminal equipment ) 是由 刘君 于 2020-06-05 设计创作，主要内容包括：本申请实施例提供一种端口控制逻辑模块、片上芯片及终端设备,该端口控制逻辑模块包括：包括控制寄存器和N个重构焊盘框架组；第一重构焊盘框架组包括M个重构焊盘框架,第一重构焊盘框架组是N个重构焊盘框架组中的任一个,M、N均为大于或等于2的整数；控制寄存器用于控制M个重构焊盘框架内的焊盘框架的功能复用；其中,经过M个重构焊盘框架的时序路径均满足第一设定时序要求。本申请实施例可以降低端口控制逻辑模块的时序路径优化的难度。(The embodiment of the application provides a port control logic module, a chip on a chip and a terminal device, wherein the port control logic module comprises: the device comprises a control register and N reconstruction welding disc frame groups; the first restructured pad frame group comprises M restructured pad frames, the first restructured pad frame group is any one of the N restructured pad frame groups, and M, N are integers greater than or equal to 2; the control register is used for controlling the function multiplexing of the pad frame in the M reconstructed pad frames; and the time sequence paths passing through the M reconstructed bonding pad frames all meet the first set time sequence requirement. The method and the device can reduce the difficulty of optimizing the time sequence path of the port control logic module.)

端口控制逻辑模块、片上系统芯片及终端设备

技术领域

本申请涉及芯片技术领域，具体涉及一种端口控制逻辑模块、片上系统芯片及终端设备。

背景技术

目前的片上系统(system on chip，SoC)芯片中，为了满足SOC芯片面积不断缩小但功能不断增加的需求，需要将有限的芯片引脚合理而充分的利用，提高芯片引脚的利用率，以增加芯片的集成度，减小芯片面积。因此，SOC芯片一般包含用来控制芯片引脚复用功能的端口控制逻辑模块(pad control logic module，PCL)。PCL一般包含控制寄存器、多路复用器和焊盘框架。为了保证SOC芯片的可靠性，需要在芯片的输入/输出引脚加入边界扫描单元。

目前的PCL设计过程中，控制寄存器、多路复用器、边界扫描单元和焊盘框架具有随机的位置，后端工程师需要考虑控制寄存器、多路复用器、边界扫描单元和焊盘框架的总体时序路径，增加了时序路径优化的难度。

发明内容

本申请实施例提供一种端口控制逻辑模块、片上系统芯片及终端设备，可以降低端口控制逻辑模块的时序路径优化的难度。

本申请实施例的第一方面提供了一种端口控制逻辑模块，包括控制寄存器和N个重构焊盘框架组；

第一重构焊盘框架组包括M个重构焊盘框架，所述第一重构焊盘框架组是所述N个重构焊盘框架组中的任一个，M、N均为大于或等于2的整数；

所述控制寄存器用于控制所述M个重构焊盘框架内的焊盘框架的功能复用；其中，经过所述M个重构焊盘框架的时序路径均满足第一设定时序要求。

本申请实施例的第二方面提供了一种片上系统芯片，包括晶圆、至少一个知识产权IP核和本申请实施例第一方面所述的端口控制逻辑模块，所述端口控制逻辑模块包括控制寄存器和N个重构焊盘框架组；第一重构焊盘框架组包括M个重构焊盘框架，所述第一重构焊盘框架组是所述N个重构焊盘框架组中的任一个；第一IP核与所述第一重构焊盘框架组连接，所述第一IP核为所述至少一个IP核中与所述第一重构焊盘框架组连接的任一个；所述至少一个IP核、所述N个重构焊盘框架组位于所述晶圆上。

本申请实施例的第三方面提供了一种终端设备，包括主板和本申请实施例第二方面所述的片上系统芯片，所述片上系统芯片设置在所述主板上。

本申请实施例中，在端口控制逻辑模块的前端设计中，将满足第一设定时序要求的M个重构焊盘框架分到第一重构焊盘框架组，由于第一重构焊盘框架组内的M个重构焊盘框架满足类似的时序要求，后端工程师在进行时序优化时，可以忽略第一重构焊盘框架组的内部时序，只需考虑控制寄存器到第一重构焊盘框架组的时序路径，从而可以降低端口控制逻辑模块的时序路径优化的难度。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术提供的一种端口控制逻辑模块的结构示意图；

图2是现有技术提供的一种边界扫描单元具有随机位置时的芯片布局示意图；

图3a是本申请实施例提供的一种端口控制逻辑模块的结构示意图；

图3b是本申请实施例提供的另一种端口控制逻辑模块的结构示意图；

图4是本申请实施例提供的一种片上系统芯片的结构示意图；

图5是本申请实施例提供的一种晶圆的边缘区域的分布示意图；

图6是本申请实施例提供的一种终端设备的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本申请所描述的实施例可以与其它实施例相结合。

本申请实施例所涉及到的终端可以包括各种具有无线通信功能的手持设备、车载设备、可穿戴设备、计算设备或连接到无线调制解调器的其他处理设备，以及各种形式的用户设备(user equipment，UE)，移动台(mobile station，MS)，终端设备(terminal device)等等。为方便描述，上面提到的设备统称为终端。

为了便于理解本申请的技术方案，首先介绍现有技术中的端口控制逻辑模块的结构。请参阅图1，图1是现有技术提供的一种端口控制逻辑模块的结构示意图。如图1所示，该端口控制逻辑模块10包括控制寄存器11、多个多路复用器12和多个焊盘框架13。在需要对焊盘框架做边界扫描测试时，需要在与每个焊盘框架的输入输出引脚直接或间接连接的任意地方***边界扫描单元。边界扫描单元可以对焊盘框架的输入输出引脚上的信号进行控制或采样测试，对电路进行扫描，从输出的结果判断焊盘框架是否存在故障(比如，判断焊盘框架的输入输出引脚的连接是否可靠)。图1中边界扫描单元***的位置较为随意，边界扫描单元将具有随机的顺序和位置，这对于后端时序优化将是很大的挑战。请参阅图2，图2是现有技术提供的一种边界扫描单元具有随机位置时的芯片布局示意图。如图2所示，芯片布局图中，存在如下路径：控制寄存器→多路复用器→边界扫描单元→焊盘框架，第一知识产权(intellectual property，IP)核/第二IP核→多路复用器→边界扫描单元→焊盘框架。可见，在后端设计过程中，后端工程师需要考虑控制寄存器、多路复用器，边界扫描单元和焊盘框架的总体时序路径，时序路径优化的难度较大。在后端进行静态时序分析(statictiming analysis，STA)时，遍历电路存在的所有时序路径，需要根据给定的工作条件计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足约束要求，根据最大路径延时和最小路径延时找出违背时序约束的错误。由于芯片的内部电路结构复杂，需要考虑的时序路径数量较多，时序路径优化的难度较大。

请参阅图3a，图3a是本申请实施例提供的一种端口控制逻辑模块的结构示意图，如图3a所示，该端口控制逻辑模块30包括控制寄存器40和N个重构焊盘框架组(51、52、....5N)；所述第一重构焊盘框架组51是所述N个重构焊盘框架组中的一个；M、N均为大于或等于2的整数；M与N可以相等，也可以不等。

所述控制寄存器40用于控制所述M个重构焊盘框架内的焊盘框架的功能复用；其中，经过所述M个重构焊盘框架的时序路径均满足第一设定时序要求。

从图3a可以看出，第二重构焊盘框架组52包括P个重构焊盘框架(521、522、....52P)。其中，经过所述P个重构焊盘框架的时序路径均满足同样的设定时序要求。第N重构焊盘框架组5N包括Q个重构焊盘框架(5N1、5N2、....5NP)。其中，经过所述Q个重构焊盘框架的时序路径均满足相同的设定时序要求。M、P、Q均为大于或等于2的整数；M、P、Q之间可以相等，也可以部分相等，也可以完全不相等。

本申请实施例中，在端口控制逻辑模块的前端设计中，将满足第一设定时序要求的M个重构焊盘框架分到第一重构焊盘框架组，由于第一重构焊盘框架组内的M个重构焊盘框架满足类似的时序要求，后端工程师在进行时序优化时，可以忽略第一重构焊盘框架组的内部时序，只需考虑控制寄存器到第一重构焊盘框架组的时序路径，从而可以降低端口控制逻辑模块的时序路径优化的难度。

请参阅图3b，图3b是本申请实施例提供的另一种端口控制逻辑模块的结构示意图，如图3b所示，该端口控制逻辑模块30包括控制寄存器40和N个重构焊盘框架组(51、52、....5N)；第一重构焊盘框架组51包括M个重构焊盘框架(511、512、....51M)，第一重构焊盘框架511包括第一多路复用器5111、第一边界扫描单元5112和第一焊盘框架5113；所述第一重构焊盘框架组51是所述N个重构焊盘框架组中的一个，所述第一重构焊盘框架511是所述M个重构焊盘框架中的任一个；M、N均为大于或等于2的整数；M与N可以相等，也可以不等。

所述控制寄存器40用于通过所述第一多路复用器5111控制所述第一焊盘框架5113的功能复用；所述第一边界扫描单元5112用于对所述第一焊盘框架5113进行扫描测试；

其中，经过所述M个重构焊盘框架的时序路径均满足第一设定时序要求。

本申请实施例中，端口控制逻辑模块(Pad Control Logic，PCL)用于控制芯片引脚复用功能。具体的，控制寄存器40用于通过所述第一多路复用器5111控制所述第一焊盘框架5113的功能复用。

焊盘框架，可以固定设置在晶圆上。具体的，可以固定设置的晶圆的边缘区域。晶圆的衬底材料可以是硅、锗、砷化镓、氮化镓、磷化铟等。一般常用的衬底材料为硅，衬底材料为硅的晶圆也可以称为硅晶圆。重构焊盘框架是本申请实施例重新设计的一种新的焊盘框架，不仅包括原有的焊盘框架，还包括多路复用器和边界扫描单元。同样的，重构焊盘框架固定设置的晶圆的边缘区域。与之前的焊盘框架相比，重构焊盘框架在晶圆上占用的面积要稍大一些。这种重构焊盘框架的设计，相当于把焊盘框架、多路复用器和边界扫描单元这些对时序敏感的元器件固定在同一个区域，对于功能路径上的时序要求，重构焊盘框架的内部时序可以忽略不计。对于后端设计人员而言，做功能路径的时序优化时，无线考虑重构焊盘框架的内部时序，减少了后续进行静态时序分析时需要考虑的时序路径的数量，进而降低了时序路径优化的难度。

第一多路复用器5111可以是两路复用器、三路复用器、四路复用器等。控制寄存器40用于通过所述第一多路复用器5111控制所述第一焊盘框架5113的两路或两路以上的功能复用。

从图3b可以看出，第二重构焊盘框架组52包括P个重构焊盘框架(521、522、....52P)，第二重构焊盘框架521包括第二多路复用器5211、第二边界扫描单元5212和第二焊盘框架5213，第二重构焊盘框架521为所述P个重构焊盘框架中的任一个。第N重构焊盘框架组5N包括Q个重构焊盘框架(5N1、5N2、....5NP)，第N重构焊盘框架5N1包括第N多路复用器5N11、第N边界扫描单元5N12和第N焊盘框架5N13，第N重构焊盘框架5N1为所述Q个重构焊盘框架中的任一个。其中，M、P、Q均为大于或等于2的整数；M、P、Q之间可以相等，也可以部分相等，也可以完全不相等。

时序路径，可以理解为数据从一个时序元件出发达到另一个时序元件所经历的时序元件组成的路径。在做时序分析时，可以通过时序分析工具查找并分析设计中的所有时序路径(timing paths)。每条时序路径有一个起点和一个终点。当时序路径的起点是设计中数据由时钟边沿触发的位置时，数据通过时序路径中的组合逻辑传播，然后被另一个时钟边沿在终点捕获。当时序路径的起点是时序元件的时钟引脚或设计的输入端口时，时钟边沿在起点触发数据，时钟边沿在终点捕获数据。其中，当起点具备收发功能时，起点和终点可以是同一个时序元件。

举例来说，经过第一重构焊盘框架511的时序路径可以包括：控制寄存器40→第一重构焊盘框架511、第一重构焊盘框架511→控制寄存器40、IP核→第一重构焊盘框架511、第一重构焊盘框架511→IP核、IP核→第一重构焊盘框架511→芯片外部存储器等。

时序路径所满足的时序要求可以包括：数据经过该时序路径所需要的时长处于一定区间内，或者数据经过该时序路径所需要的最大时长小于一定时长。举例来说，数据经过该第一重构焊盘框架511的任意一条时序路径所需要的最大时长小于一定时长。设定的时序要求，可以是重构焊盘框架为了实现特定功能所需要满足的时序要求。比如，第一重构焊盘框架511为了实现通用异步收发传输器(universal asynchronous receiver/transmitter，UART)功能时所需要满足的时序要求为：当第一重构焊盘框架511实现UART功能时，经过该第一重构焊盘框架511的时序路径所需要的最大时长小于20ms。第一重构焊盘框架511为了实现通用异步收发传输器(universal asynchronous receiver/transmitter，UART)功能时所需要满足的时序要求为：当第一重构焊盘框架511实现与非(not and，NAND)存储功能时，数据经过该第一重构焊盘框架511的时序路径所需要的最大时长小于18ms。则数据经过第一重构焊盘框架511的时序路径均满足第一时序要求，第一时序要求为：则数据经过第一重构焊盘框架511的任意一条时序所需要的最大时长均小于第20ms。

经过M个重构焊盘框架的时序路径均满足第一设定时序要求。举例来说，数据经过第一重构焊盘框架511的任意一条时序所需要的最大时长均小于第一时长，数据经过重构焊盘框架512的任意一条时序所需要的最大时长均小于第一时长，...，数据经过重构焊盘框架51M的任意一条时序所需要的最大时长均小于第一时长。

类似的，经过第二重构焊盘框架组52包括的P个重构焊盘框架的时序路径均满足一个相同的时序要求，经过第N重构焊盘框架组5N包括的Q个重构焊盘框架的时序路径均满足另一个相同的时序要求。

可选的，经过所述N个重构焊盘框架组中任意两个重构焊盘框架组的时序路径所满足的设定时序要求不同。

其中，N个重构焊盘框架组中任意两个重构焊盘框架组所满足的时序要求不相同。举例来说，经过第一重构焊盘框架组51包括的M个重构焊盘框架的时序路径均满足的时序要求为：数据经过第一重构焊盘框架组51的任意一条时序所需要的时长为0-5ms。经过第二重构焊盘框架组52包括的P个重构焊盘框架的时序路径均满足的时序要求为：数据经过第二重构焊盘框架组52的任意一条时序所需要的时长为5-10ms。

本申请实施例可以将具有相同或相似时序要求的重构焊盘框架分为一组，后端工程师在进行时序优化时，可以忽略重构焊盘框架组的内部时序，只需考虑控制寄存器到重构焊盘框架组的时序路径，从而可以降低端口控制逻辑模块的时序路径优化的难度。

本申请实施例中，在端口控制逻辑模块的前端设计中，将满足第一设定时序要求的M个重构焊盘框架分到第一重构焊盘框架组，由于第一重构焊盘框架组内的M个重构焊盘框架满足类似的时序要求，后端工程师在进行时序优化时，可以忽略第一重构焊盘框架组的M个重构焊盘框架的内部时序，只需考虑控制寄存器到第一重构焊盘框架组的时序路径，从而可以降低端口控制逻辑模块的时序路径优化的难度。

可选的，所述第一边界扫描单元5112设置在所述第一多路复用器5111和所述第一焊盘框架5113之间。

本申请实施例中，第一边界扫描单元5112可以固定设置在第一多路复用器5111和第一焊盘框架5113之间。将第一边界扫描单元5112按照固定的位置和顺序设置在第一多路复用器5111和第一焊盘框架5113之间，由于第一重构焊盘框架511的位置固定，将第一重构焊盘框架511的在晶圆上的位置放置好后，可以把第一重构焊盘框架511上关于第一边界扫描单元5112的信号线顺序连接起来。第一边界扫描单元5112这样设置后，第一边界扫描单元5112与第一焊盘框架5113之间的走线可以设计的最短，可以提高第一边界扫描单元5112对所述第一焊盘框架5113进行扫描测试的扫描效果。

可选的，所述第一重构焊盘框架组51包括的M个边界扫描单元串行连接，所述M个边界扫描单元组成边界扫描链。

本申请实施例中，第一重构焊盘框组51包括M个重构焊盘框架，每个重构焊盘框架包括一个边界扫描单元，M个边界扫描单元串行连接组成边界扫描链，可以对M个重构焊盘框架进行扫描测试，提高边界扫描的测试效率。

可选的，所述第一重构焊盘框架组51与所述控制寄存器40组成至少两个功能接口，所述至少两个功能接口的功能各不相同。

本申请实施例中，功能接口是能够实现一定功能的接口。比如，通用输入输出接口(general purpose input output，GPIO)接口、UART接口等。控制寄存器40可以控制第一重构焊盘框架组51的M个重构焊盘框架的其中一个或多个实现至少两种不同的功能。比如，M等于20时，控制寄存器40可以控制第一重构焊盘框架组51的18个重构焊盘框架实现GPIO接口的功能，控制第一重构焊盘框架组51的20个重构焊盘框架实现UART接口的功能。一个重构焊盘框架组可以实现多个接口功能的复用。

可选的，所述至少两个功能接口使用相同的通信协议。

本申请实施例中，可以把具有相同通信协议(protocol)的一组功能接口(比如，GPIO接口)放在同一个重构焊盘框组。使用相同的通信协议，在时序上的要求也差不多，可以满足放在同一个重构焊盘框组的多个功能接口的时序要求。比如，NAND闪存大概有十几个信号，可以把这十几个信号按照一定的顺序编成一组，每一个信号用一个重构焊盘框架(PAD)，M个重构焊盘框架可以按照一定的顺序排列。

请参阅图4，图4是本申请实施例提供的一种片上系统芯片的结构示意图。如图4所示，该片上系统芯片60可以包括晶圆70、至少一个知识产权IP核(如图4所示的第一IP核、第二IP核)和端口控制逻辑模块，其中，端口控制逻辑模块可以包括N个重构焊盘框架组(如图4所示的重构焊盘框架组1、重构焊盘框架组2、....重构焊盘框架组N)，每个焊盘框架组可以包括多个重构焊盘框架，每个重构焊盘框架包括一个焊盘框架一个边界扫描单元和一个多路复用器。其中，第一IP核与第一重构焊盘框架组(图4中的重构焊盘框架组1)连接，所述第一IP核为所述至少一个IP核中与所述第一重构焊盘框架组连接的任一个；所述至少一个IP核、所述N个重构焊盘框架组位于所述晶圆70上。

本申请实施例中，IP核，是用于专用集成电路(application specificintegrated circuit，ASIC)或现场可编程逻辑门阵列(field programmable gate array，FPGA)中的预先设计好的电路功能模块。IP核可以是用Verilog/VHDL等硬件描述语言描述的功能模块。

每个IP核可以与N个重构焊盘框架组中的一个或多个连接。当IP核与一个重构焊盘框架组连接时，该IP核的全部功能引脚通过该重构焊盘框架组的焊盘框架来实现。当IP核与至少两个重构焊盘框架组(比如，第一重构焊盘框架组和第二重构焊盘框架组)连接时，该IP核的部分功能引脚通过该第一重构焊盘框架组的焊盘框架来实现，另一部分功能引脚通过该第二重构焊盘框架组的焊盘框架来实现。比如，某一个IP核有20个功能引脚，需要用到20个焊盘框架，但是其中15个功能引脚的时序要求完全相同，另外5个功能引脚的时序要求与这15个不同，则可以将该15个功能引脚通过该第一重构焊盘框架组的焊盘框架来实现，将另外5个功能引脚通过该第二重构焊盘框架组的焊盘框架来实现。

每个重构焊盘框架组可以与一个IP核，也可以与至少两个IP核连接。

可选的，经过与所述第一重构焊盘框架组连接的所有IP核的时序路径均满足第二设定时序要求。

本申请实施中，当第一重构焊盘框架组与至少两个IP核连接时，为了降低时序路径优化的难度，可以将该至少两个IP核尽可能与第一重构焊盘框架组靠近，尽可能的降低IP核到第一重构焊盘框架组的走线长度，从而尽可能缩短二者之间的走线所需的时长。如果这两个IP核的时序要求相近，则二者与第一重构焊盘框架组的走线长度也类似。如果这两个IP核的时序要求有一定差异，则可以将时序要求中所需时间较短的IP核靠近第一重构焊盘框架组摆放，将时序要求中所需时间较长的IP核相对远离第一重构焊盘框架组摆放，从而使得整体的时序相似。比如，当第一重构焊盘框架组与第一IP核和第二IP核连接，则经过第一IP核的时序路径均与经过第二IP核的时序路径均满足同样的时序要求：第二设定时序要求。

需要说明的是，片上系统芯片60还可以包括管脚(PIN)，即用户看到的管脚。与PAD不同，PAD是晶圆的管脚，是封装在片上系统芯片60内部的，用户看不到。PAD与对应的PIN之间还有一段导线连接。

可选的，所述晶圆70的边缘被划分为N个边缘区域，所述N个重构焊盘框架组(如图4所示的重构焊盘框架组1、重构焊盘框架组2、....重构焊盘框架组N)分别位于所述N个边缘区域，所述N个重构焊盘框架组中任意两个重构焊盘框架组所位于的边缘区域不同。

本申请实施例中，N个重构焊盘框架组可以位于晶圆70的边缘区域，每个重构焊盘框架组中的焊盘框架最靠近晶圆70的边缘，便于片上系统芯片60的封装。

请参阅图5，图5是本申请实施例提供的一种晶圆的边缘区域的分布示意图。如图5所示，该晶圆70的边缘区域可以包括N个区域71、72、...7N。其中，重构焊盘框架组1、重构焊盘框架组2、....重构焊盘框架组N分别位于N个区域71、72、...7N中。

本申请实施例中，将不同的重构焊盘框架组分布在晶圆的不同边缘区域，可以将不同时序要求的重构焊盘框架组在晶圆上分开摆放，避免出现将不同时序要求的重构焊盘框架分到同一组的情况。

可选的，所述第一重构焊盘框架组位于所述片上系统芯片的第一边缘区域，所述M个重构焊盘框架在所述第一边缘区域内按照设定的排列顺序排列。

本申请实施例中，为了实现经过所述M个重构焊盘框架的时序路径均满足第一设定时序要求，M个重构焊盘框架需要在所述第一边缘区域内按照设定的排列顺序排列。设计人员可以根据M个重构焊盘框架的时序要求来进行排列。

可选的，所述M个重构焊盘框架中具有相同时序要求的重构焊盘框架在所述第一边缘区域内按照所述设定的排列顺序依次排列。

本申请实施例中，将M个重构焊盘框架中具有相同时序要求的m(m小于或等于M)个重构焊盘框架在第一边缘区域内顺序排列，当IP核或者控制寄存器经过这m个重构焊盘框架时，其时序差异尽可能的小，可以最大化的降低经过M个重构焊盘框架中具有相同时序要求的重构焊盘框架的时序差异，在前端设计将可能的时序要求考虑进来，降低后端时序优化的难度。

请参阅图6，图6是本申请实施例提供的一种终端设备的结构示意图，如图6所示，该终端设备80包括主板90和图4所示的片上系统芯片60，所述片上系统芯片60设置在所述主板90上。其中，片上系统芯片60可以包括处理器、存储器等。

处理器可以是通用中央处理器(CPU)，微处理器，特定应用集成电路(application-specific integrated circuit，ASIC)，或一个或多个用于控制以上方案程序执行的集成电路。

存储器可以是只读存储器(read-only memory，ROM)或可存储静态信息和指令的其他类型的静态存储设备，随机存取存储器(random access memory，RAM)或者可存储信息和指令的其他类型的动态存储设备，也可以是电可擦可编程只读存储器(electricallyerasable programmable read-only memory，EEPROM)、只读光盘(compact disc read-only memory，CD-ROM)或其他光盘存储、光碟存储(包括压缩光碟、激光碟、光碟、数字通用光碟、蓝光光碟等)、磁盘存储介质或者其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码并能够由计算机存取的任何其他介质，但不限于此。

可选的，该终端设备80还可以包括摄像头与显示屏。摄像头可以包括前置摄像头、后置摄像头等。显示屏可以包括液晶显示屏、发光二极管(light emitting diode，LED)显示屏、有机发光二极管(organic light emitting diode，OLED)显示屏等。

此外，该终端设备80还可以包括通信接口、天线等通用部件，在此不再详述。

本申请实施例中，片上系统芯片包括晶圆、至少一个IP核和端口控制逻辑模块。在端口控制逻辑模块的前端设计中，将满足第一设定时序要求的M个重构焊盘框架分到第一重构焊盘框架组，由于第一重构焊盘框架组内的M个重构焊盘框架满足类似的时序要求，后端工程师在进行时序优化时，可以忽略第一重构焊盘框架组的内部时序，只需考虑控制寄存器到第一重构焊盘框架组的时序路径，从而可以降低端口控制逻辑模块的时序路径优化的难度。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。