阅读说明：本技术 一种高频硅锗异质结双极晶体管及其制造方法 (High-frequency silicon-germanium heterojunction bipolar transistor and manufacturing method thereof ) 是由 王冠宇 刘培培 文剑豪 周春宇 魏进希 宋琦 王巍 肖渝 于 2020-07-06 设计创作，主要内容包括：本发明涉及一种高频硅锗异质结双极晶体管及其制造方法,属于电子技术领域。在单晶Si衬底上淀积埋氧化层；在基极窗口所对应的集电区的位置进行硼离子注入,并执行快速退火操作以消除晶格损伤；在集电区的一端刻蚀出凹槽形成STI隔离区,淀积填充重掺杂的Si材料；在基区的Ge组分采用阶梯型分布；在单晶Si薄层上淀积N+多晶硅作为发射极；在多晶Si发射极层、单晶Si薄层和基区SiGe薄层的两侧覆盖一层Si<Sub>3</Sub>N<Sub>4</Sub>应力膜,在发射区和基区同时引入单轴应力；光刻集电极、发射极和基极以外的金属,形成引线。本发明中在发射区和基区同时引入了单轴压应力,提高了载流子的迁移率和器件的频率特性,满足太赫兹频段对核心器件性能的要求。(The invention relates to a high-frequency silicon-germanium heterojunction bipolar transistor and a manufacturing method thereof, belonging to the technical field of electronics. Depositing a buried oxide layer on a single crystal Si substrate; injecting boron ions at the position of the collector region corresponding to the base electrode window, and performing rapid annealing operation to eliminate lattice damage; etching a groove at one end of the collector region to form an STI isolation region, and depositing and filling a heavily doped Si material; the Ge component in the base region is distributed in a step shape; depositing N + polycrystalline silicon on the single crystal Si thin layer to be used as an emitter; covering a layer of Si on two sides of the polycrystalline Si emitter layer, the single crystal Si thin layer and the base SiGe thin layer 3 N 4 The stress film introduces uniaxial stress to the emitter region and the base region simultaneously; and photoetching metal except the collector, the emitter and the base to form a lead. The invention introduces single axis into the emitter region and the base region simultaneouslyThe compressive stress improves the mobility of current carriers and the frequency characteristics of the device, and meets the requirements of the terahertz frequency band on the performance of the core device.)

一种高频硅锗异质结双极晶体管及其制造方法

技术领域

本发明属于电子技术领域，涉及一种高频硅锗异质结双极晶体管及其制造方法。

背景技术

随着集成电路不断向更小的工艺节点挺进，硅基有源器件的截止频率f_T和最大振荡频率f_max逐步进入太赫兹频段。和传统的III-V族半导体器件相比，硅基固态太赫兹器件具有成本低廉、易于量产，以及与超大规模集成电路工艺相兼容的技术优势，逐步引起了世界各国的重视。在0.1～1THz频段内，由于在SiGeBiCMOS基准电路和系统应用中显示了巨大潜力与技术优势，SiGeHBT成为了硅基高频集成电路的核心器件，因此国内外的研究机构和学者都致力于利用各种技术手段优化其频率性能，充分挖掘其在高频应用领域中的潜力。

SiGe异质结双极晶体管(HBT)是将硅基双极结型晶体管(BJT)的基区加入了少量的Ge组分。基区采用SiGe材料，显著的提高了器件性能，使得SiGeHBT成为高速应用中的标准双极晶体管。在成熟的硅工艺基础上开发出来的基于锗硅(SiGe)工艺异质结双极晶体管(HBT)利用了“能带工程”的优势，解决了提高放大倍数与提高频率特性的矛盾，但是仅仅依靠该技术来提高器件的性能是有一定限度的。

研究发现：应变Si技术可以提高载流子的迁移率，缩短载流子的渡越时间，有效地提高器件的性能。SOI技术不但可以减小PN结所产生的寄生电容效应、器件的功耗以及降低生产成本，还可以加快器件的工作速度、提高器件的抗辐射能力和晶圆的利用率。所以使用先进的硅基SOI工艺并不断缩小器件的特征尺寸，同时和应变Si技术相结合，可以大幅提高器件的频率、厄尔利电压以及击穿电压等关键性能参数。

发明内容

有鉴于此，本发明的目的在于提供一种高频硅锗异质结双极晶体管及其制造方法。

为达到上述目的，本发明提供如下技术方案：

一种高频硅锗异质结双极晶体管制备方法，该方法为：在单晶Si衬底上淀积埋氧化层，使其和单晶Si衬底和集电区的Si材料组成SOI结构，也就是绝缘衬底上Si，其结构有三层，即在顶层Si材料和衬底Si材料之间引入一层绝缘层(绝大部分是SiO₂材料)；在基极窗口所对应的集电区的位置进行硼离子注入，并执行快速退火操作以消除晶格损伤；在集电区的一端刻蚀出一个凹槽形成STI隔离区，再次刻蚀出一个凹槽，淀积填充重掺杂的Si材料；在基区的Ge组分采用阶梯型分布；在基区上方淀积一层单晶Si薄层作为“盖帽层”；在单晶Si薄层上淀积N+多晶硅作为发射极；使用双频射频电源PECVD淀积高应力的覆盖层Si₃N₄材料，刻蚀出发射极窗口和基区窗口；应力引入之后执行镜像操作。

使用双频射频电源PECVD淀积高应力的覆盖层Si₃N₄材料，通过使用该方法很容易将自身的本征应力传递到硅沟道中去，施加的应力改变了器件的能带结构，增强载流子的迁移率，提升器件的性能。同时由于Si和Ge的晶格常数不同，使得本文设计的高频硅锗异质结双极晶体管又受到双轴应力的作用。

SiGe基区以外的外基区部分位于衬底之中，而不是像常规SiGe HBT那样位于衬底之上对的区域，这样的好处在于保持较低的基区串联电阻的同时有效增大了集电结的结面积，提高器件的放大系数和频率，同时更容易与互补金属氧化物半导体CMOS进行工艺集成。

根据半导体器件物理理论，SOI SiGe HBT的截止频率f_T可写为：

τ_ec，SOISiGe包括基区渡越时间、发射结能带不连续引起的延迟时间、发射极渡越时间、集电结空间电荷区渡越时间和集电结电容充电时间。其中SOI SiGe HBT的τ_ec，SOISiGe可以写为：

基区引入的单轴压应力使价带能带***，重空穴带离开价带顶，轻空穴带留在价带顶，从而减小该方向上的空穴的电导有效质量，增强载流子的迁移率，减小载流子总的渡越时间，从而使得器件截止频率有所提高。

f_T与fmax的关系为：

r_b为基区电阻。应力的引入对于器件的浓度没有影响，但是会增强载流子的迁移率，所以基区电阻会随着载流子的迁移率的增强而减小。由上述表达式可知，最高振荡频率和截止频率成正比，和基区电阻成反比。由于截止频率f_T增加，基区电阻减小，所以最高振荡频率f_max增加。

本发明的有益效果在于：将成熟的硅基集成电路工艺与快速发展的SiGe技术、SOI技术以及“应变技术”这四者有机结合，通过在基区区域引入单轴应力来形成一种新的太赫兹频段下的SOI SiGe HBT新结构，基区所施加的单轴应力使价带能带***，重空穴带离开价带顶，轻空穴带留在价带顶，从而减小该方向上的空穴的电导有效质量，增强载流子的迁移率，减小载流子总的渡越时间，从而使得器件截止频率有所提高。

本发明的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本发明的实践中得到教导。本发明的目标和其他优点可以通过下面的说明书来实现和获得。

附图说明

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作优选的详细描述，其中：

图1为本发明提供的高频硅锗异质结双极晶体管的器件结构示意图；

图2为情况一高频硅锗异质结双极晶体管制造方法示意图；

图3为情况二高频硅锗异质结双极晶体管制造方法示意图；

图4为情况三高频硅锗异质结双极晶体管制造方法示意图；

图5为情况四高频硅锗异质结双极晶体管制造方法示意图；

图6为情况五高频硅锗异质结双极晶体管制造方法示意图；

图7为情况六高频硅锗异质结双极晶体管制造方法示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本发明的限制；为了更好地说明本发明的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。

本发明实施例的附图中相同或相似的标号对应相同或相似的部件；在本发明的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本发明的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

图1为本发明提供的高频硅锗异质结双极晶体管的器件结构示意图。请参见图2～图7，为本发明提供的高频硅锗异质结双极晶体管制造方法示意图，方法包括：

100制备晶向为(100)的Si衬底，厚度为100nm；

101Si衬底材料上生长厚度为190nm的由SiO₂材料组成的埋氧化层BOX；

在埋氧化层BOX上生长Si材料的集电区，集电区分为两个部分，其中靠近埋氧化层BOX部分亚集电区102，其厚度为120nm，掺杂杂质为P，杂质浓度为1.1×10¹⁹cm^-3。亚集电区上方的集电区103厚度为190nm，掺杂杂质为P，杂质浓度为1.5×10¹⁷cm^-3，此时的SOI结构如图2所示；

在集电区上方生长Si₃N₄材料，在基极窗口对应的位置对Si₃N₄材料进行刻蚀，对刻蚀的区域进行硼(B)离子注入形成P+内基区104，注入硼离子的剂量为4×10¹³cm^-3，离子注入后需要进行快速热退火操作，以恢复组织，消除晶格损伤；

淀积SiO₂材料，形成浅沟槽隔离105，刻蚀集电极窗口对应的位置，淀积重掺杂的Si材料106，掺杂杂质为P，杂质浓度为1.1×10¹⁹cm^-3，此时的器件结构如图3所示；

在集电区103和部分P+内基区104上方形成厚度为38nm的基区107，基区Ge组分采用的是阶梯型分布，其中靠近集电区103的部分为厚度为16nm、Ge组分30％的SiGe材料，靠近发射区108的部分为厚度为16nm、Ge组分17％的SiGe材料，这两部分之间的部分为厚度为6nm、Ge组分从30％到17％的SiGe材料整个基区掺杂的杂质为B，浓度为4×10¹⁸cm^-3；

淀积应变Si材料形成单晶Si薄层108，淀积N+多晶硅109，刻蚀掉发射区以外的多晶硅，淀积厚度为20nm的SiO₂材料，在N+多晶硅外形成侧墙110，淀积N+多晶硅，最后保留发射极窗口所对应区域的N+多晶硅，此时的器件结构如图4所示；

通过双频射频电源PECVD淀积高应力的覆盖层Si₃N₄材料111，覆盖层Si₃N₄材料提供单轴压应力，此时的器件结构如图5所示；

淀积隔离SiO₂材料，淀积基区P+多晶硅112，杂质浓度为4×10¹⁸cm^-3，并对其进行刻蚀，淀积隔离SiO₂材料，此时的器件结构如图6所示；

淀积集电区N+多晶硅113，杂质浓度为1×10¹⁸cm^-3，对整体器件结构溅射金属铝114，形成金属电极材料，光刻电极以外的区域，此时的器件结构如图7。

最后说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本技术方案的宗旨和范围，其均应涵盖在本发明的权利要求范围当中。