阅读说明：本技术 堆叠状的高截止的iii-v族功率半导体二极管 (Stacked high cut-off group III-V power semiconductor diode ) 是由 V·杜德克 于 2020-03-03 设计创作，主要内容包括：一种堆叠状的高截止的III-V族功率半导体二极管,具有p<Sup>+</Sup>或n<Sup>+</Sup>衬底层、p<Sup>-</Sup>层、具有10μm-150μm的层厚度的n<Sup>-</Sup>区域、n<Sup>+</Sup>或p<Sup>+</Sup>层,其中,所有层包括GaAs化合物,还具有第一金属接通层、第二金属接通层和具有至少一个晶种开口的硬掩模层,其中,所述硬掩模层材料锁合地与所述衬底层或材料锁合地与所述p<Sup>-</Sup>层连接,n<Sup>-</Sup>区域在所述晶种开口内延伸,并且延伸到所述硬掩模层的所述上侧的与所述晶种开口邻接的边缘区域的上方,并且n<Sup>-</Sup>区域在所述晶种开口内与所述p<Sup>-</Sup>层或所述n<Sup>+</Sup>层连接,并且在所述硬掩模层的所述上侧的所述边缘区域中材料锁合地与所述硬掩模层连接。(A stacked high-cutoff group III-V power semiconductor diode having p + Or n + Substrate layer, p ‑ Layer, n having a layer thickness of 10 μm to 150 μm ‑ Region, n + Or p + Layers, wherein all layers comprise a GaAs compound, further having a first metal via layer, a second metal via layer and a hard mask layer having at least one seed opening, wherein the hard mask layer is material-locked with the substrate layer or material-locked with the p ‑ Layer connection, n ‑ A region extending within the seed opening and adjacent to the seed opening to the upper side of the hard mask layerAbove the edge region, and n ‑ A region within the seed opening and the p ‑ Layer or said n + A layer is connected and connected to the hard mask layer in the edge region of the upper side of the hard mask layer in a material-locking manner.)

堆叠状的高截止的III-V族功率半导体二极管

技术领域

本发明涉及一种堆叠状的高截止的III-V族功率半导体二极管。

背景技术

由German Ashkinazi的《GaAs Power Devices》，ISBN 965-7094-19-4，第8页和第9页已知一种由GaAs组成的具有p⁺-n-n⁺的耐高压的半导体二极管。第23至26页描述GaAs肖特基二极管。

由文献DE 10 2016 013 540 Al、DE 10 2016 013 541 Al、DE 10 2016 015 056Al、DE 10 2017 002 935 Al、CN 103 236 436 A、US2008/0 257 409 A1和DE 10 2017 002936 Al还已知其他堆叠状的高截止的III-V族功率半导体二极管以及相应的制备方法

在二极管中，在截止方向的运行中的(尤其是通过平面p-n结或台式结构的边缘产生的)残余电流或漏电流应尽可能的小。

发明内容

在这种背景下，本发明的任务是说明一种进一步改进现有技术的设备。目标尤其是降低截止电流并提高击穿电压。

该任务通过一种具有根据本发明的技术方案的堆叠状的高截止的III-V族功率半导体二极管来解决。本发明的有利构型是优选的实施方式。

根据本发明的主题提供一种堆叠状的高截止的III-V族功率半导体二极管，其具有带有上侧和下侧的p⁺衬底层。

p⁺衬底层包括GaAs化合物或由GaAs组成。

此外，设置具有上侧和下侧的p^-层，并且设置具有上侧和下侧的n^-层

n^-层具有10μm至150μm的层厚度，或尤其在15μm与50μm之间的层厚度，或在20μm与40μm之间的层厚度。p^-层和n^-层分别包括GaAs化合物或由GaAs组成。

此外，设置具有上侧和下侧的n⁺层。n⁺层包括GaAs化合物或由GaAs组成。

还设置第一金属接通层和第二金属接通层，其中，第一金属接通层与p⁺衬底层的下侧材料锁合地连接，而第二金属接通层与n⁺层的上侧材料锁合地连接。

n⁺层的下侧布置在n^-区域的上侧以上。两个层优选材料锁合地彼此连接。

p^-层的下侧优选与p⁺衬底层的上侧的至少一部分材料锁合地连接，或完全地与p⁺衬底层的上侧材料锁合地连接。

n^-区域的下侧和p^-层的上侧优选至少部分地或完全地材料锁合地连接。

此外，堆叠状的高截止的III-V族功率半导体二极管具有硬掩模层，该硬掩模层具有上侧、下侧和至少一个晶种开口

硬掩模层的下侧与p⁺衬底层的上侧或与p^-层的上侧材料锁合地连接。

n^-区域构造成通过硬掩模层的上侧的与晶种开口邻接的边缘，并且n^-区域构造在晶种开口以上和/或在晶种开口内。

n^-区域优选与p^-层的上侧连接，并且在硬掩模层的上侧的边缘区域中与硬掩模层材料锁合地连接。n^-区域尤其在晶种开口内与p^-层材料锁合地连接。

替代地，根据本发明提供一种堆叠状的高截止的III-V族功率半导体二极管，其具有n⁺衬底层，该n⁺衬底层具有上侧和下侧。n⁺衬底层包括GaAs化合物或由GaAs组成。

此外提供具有上侧和下侧的n^-区域。n^-区域优选具有10μm至150μm的层厚度，或优选在15μm与50μm之间的层厚度，或优选在20μm与40μm之间的层厚度。

n^-区域包括优选GaAs化合物或由GaAs组成。

在n^-区域的上侧上布置有具有上侧和下侧的p^-层。可以理解，p^-层的下侧布置在n^-层的上侧上。

p^-层包括GaAs化合物或由GaAs组成。

还设有p⁺层。p⁺层包括上侧和下侧。p⁺层优选包括GaAs化合物或由GaAs组成。

还设有第一金属接通层和第二金属接通层，其中，第一金属接通层与n⁺衬底层的下侧材料锁合地连接。第二金属接通层与p⁺衬底层的上侧材料锁合地连接。

n^-区域的下侧与n⁺衬底层的上侧优选至少部分地材料锁合地连接。p^-层的下侧优选与n^-区域的上侧材料锁合地连接。

p⁺层的下侧优选与p^-衬底层的上侧材料锁合。

此外，堆叠状的高截止的III-V族功率半导体二极管具有硬掩模层，该硬掩模层具有上侧、下侧和晶种开口。

硬掩模层的下侧与n⁺衬底层的上侧材料锁合地连接。

n^-区域在晶种开口内延伸，并延伸到硬掩模层的上侧的与晶种开口邻接的边缘区域的上方。

在晶种开口内，n^-区域与n⁺衬底层的上侧材料锁合地连接。在硬掩模的上侧处的边缘区域中，n^-区域布置在硬掩模上并且优选材料锁合地连接。

根据本发明的堆叠状的高截止的III-V族功率半导体二极管能够构造成“n在p上”结构(n-auf-p Struktur)或构造成“p在n上”结构(p-auf-n Struktur)。应注意，用于“n在p上”结构的相应的衬底层(即n⁺衬底层或p⁺衬底层)和n⁺层以及用于“p在n上”结构的p⁺层分别构造成高掺杂的半导体接通层。半导体接通层要么与第一金属接通层要么与第二金属接通层材料锁合地连接。

换句话说，所提及的半导体接通层构造成尽可能大程度地低阻抗，以便降低在正向(即导通方向)上的串联电阻，从而降低III-V族功率半导体二极管的损耗功率。

可以理解，金属连接区域完全或部分地由金属组成，例如金、尤其合金。

优选地，能够借助电子束蒸发或借助溅射，或在较厚的层的情况下也可以电镀地产生金属连接区域。

优选至少部分地或完全地借助MOVPE外延地产生半导体二极管的半导体层。在一种替代的制造方式中，部分地借助液相外延(LPE)来制造层。

可以理解，除了镓和砷以及掺杂剂和/或杂质外，GaAs化合物还包括III或V主族的其他元素，例如铟或铝。

然而应注意，根据本发明的III-V族半导体二极管的半导体层或半导体区域至少包括镓和砷，或由镓和砷组成。

所述层优选具有尽可能低的晶格位错(Gitterversetzung)或EL2中心。

为了构造晶种开口，借助掩模工艺来构造整面的硬掩模层。硬掩模层优选包括SiO₂和/或Si₃N₄或由SiO₂和/或Si₃N₄组成。

如果将衬底层构造成p⁺衬底层，则可以理解，p^-层要么整面地要么仅在晶种开口内(例如通过在施加硬掩模层之后的沉积)覆盖p⁺衬底层的上侧。

例如，p^-层在施加掩模层之前在p⁺衬底层上整面地生长，或替代地，在施加硬掩模层之后在晶种开口内通过选择性的外延来生长。

构造III-V族半导体二极管的漂移区域的n^-区域沉积在晶种开口内，并且不仅在高度上而且在宽度上都沉积超过晶种开口。

如此，n^-区域的高度大于晶种开口的深度或硬掩模层的厚度。

此外，n^-区域在晶种开口内具有具有第一直径的第一区域，且在晶种开口以上具有具有第二直径的第二区域，其中，第一直径相应于晶种开口的直径，并且第二直径大于晶种开口的直径。

由此，n^-区域覆盖硬掩模层的表面的与晶种开口邻接的边缘区域。边缘区域在至晶种开口的一定间距中包围晶种开口，其中，例如可以根据方向改变该间距，使得n^-区域在垂直于硬掩模层的投影中至少覆盖晶种开口。

例如在共同的MOVPE或LPE步骤中借助沉积p^-层来实现过度生长

其他层优选完全或至少基本上包围n^-区域的与硬掩模层邻接的表面。换句话说，其他层分别从硬掩模层的上侧延伸通过n^-区域直至硬掩模层。

通过硬掩模层抑制边缘区域中的漏电流或抑制延伸通过边缘的电流路径。

根据本发明的半导体二极管的优点是特别高的击穿电压。

根据一种实施方式，p⁺衬底层具有1·10¹⁸cm^-3至5·10²⁰cm^-3的掺杂剂浓度并且具有2μm至300μm的层厚度，或n⁺衬底层具有至少1·10¹⁸cm^-3的掺杂剂浓度并且具有2μm至300μm的层厚度，其中，n⁺层具有至少1·10¹⁸cm^-3的掺杂剂浓度并且具有小于30μm的层厚度，或p⁺层具有5·10¹⁸cm^-3至5·10²⁰cm^-3的掺杂剂浓度并且具有小于30μm的层厚度。

在另一实施方式中，n⁺层完全地或至少95％地覆盖n^-区域，并且第二金属接通层完全地或至少95％地覆盖n⁺层，或，p⁺层完全地或至少95％地覆盖n^-区域，并且第二金属接通层完全或至少95％地覆盖p⁺层。

根据另一实施方式，n^-区域在硬掩模层以上具有第一直径，而晶种开口具有第二直径，其中，第一直径是第二直径的至少1.5倍。

通过充分的过度生长(即环绕晶种开口的尽可能宽的边缘区域，该边缘区域被n^-区域覆盖)来降低或完全阻止漏电流。

根据另一实施方式，晶种开口构造成矩形(例如四边形或正方形)并且具有宽度和长度。

在一种扩展方案中，晶种开口的宽度平行于衬底层的方向<011>或方向<001>或方向<111>地延伸，或者相对于衬底层的方向<011>或方向<001>或方向<111>成15°或30°的角度地延伸。晶种开口对准位于下面的层(尤其是衬底层)影响过度生长的程度。

根据另一扩展方案，衬底层的上侧构造成GaAs(100)表面或GaAs(111)表面。

在另一实施方式中，p掺杂层中的至少一个包括锌。至少一个n掺杂层优选包括硅和/或铬和/或钯和/或锡。

根据另一扩展方案，除衬底层之外，堆叠状的III-V族半导体二极管的所有层(例如借助LPE和MOVPE)在各个先前的层上外延地产生。

在另一实施方式中，硬掩模层由SiO₂和/或Si₃N₄组成。可以理解，由此不排除硬掩模层除SiO₂和/或Si₃N₄之外具有其他的外来原子(例如杂质)或层。

根据另一实施方式，硬掩模层具有0.5μm至1μm的层厚度。足够的层厚度确保可靠地抑制漏电流。

在另一扩展方案中，在硬掩模层的上侧上布置有印制导线，其中，印制导线与第二金属接通层存在电有效连接。印制导线例如在至晶种开口一定间距中环绕地布置在硬掩模层的上侧上。

印制导线例如与第二金属接通层间隔开，或与第二金属接通层直接邻接地布置。在此，第二金属接通层也可以延伸到硬掩模层的上侧的上方。

在此，第二金属接通层以及印制导线不仅可以用于建立电接通，而且可以用于散热。

根据另一实施方式，p^-层具有1·10¹⁴cm^-3至1·10¹⁷cm^-3的掺杂剂浓度和1μm至40μm的层厚度。n^-区域优选具有8·10¹³cm^-3至1·10¹⁶cm^-3的掺杂剂浓度。

附图说明

以下参照附图更详细地阐述本发明。在此用相同的附图标记来标注同类的部分。所示出的实施方式是极其示意性的，也就是说，间距以及横向和垂直延伸不是成比例的并且——只要未另外说明——互相也不具有可推导的几何关系。附图示出：

图1示出堆叠状的III-V族半导体二极管的第一实施方式的层视图；

图2示出堆叠状的III-V族半导体二极管的第二实施方式的剖视图；

图3示出堆叠状的III-V族半导体二极管的第三实施方式的剖视图；

图4a-c结合图1至图3示出根据实施方式之一的堆叠状的III-V族半导体二极管的金属化变体的剖视图。

具体实施方式

为了清楚起见，在所有附图中仅示出III-V族半导体二极管10的剖视图或截面图。然而应注意，在剖视图中描绘的所有III-V族半导体二极管10在俯视图中具有正方形、矩形或圆形的***。

换句话说，在俯视图中III-V族半导体二极管具有如在相应的截面图中相同的层序列。此外，对于所示出的所有实施方式，III-V族半导体二极管10具有上侧和下侧，其中，优选借助构造在下侧处的金属连接接通层，III-V族半导体二极管作为所谓的“DIE”布置在被称为金属框架或金属支架(亦“引线框架”)的底座上。尽可能大地、尤其整面地形成金属连接接通层改善与底座的热耦合。

此外应注意，从III-V族半导体二极管的下侧开始形成的所有半导体层都构造成平面型。

还应注意，在所有示出的实施方式中，在III-V族半导体二极管的下侧处构造有衬底层，即p⁺衬底层或n⁺衬底层。可以理解，衬底层在初始状态中具有400μm与700μm之间的厚度，该厚度取决于初始半导体衬底晶片的尺寸。换句话说，相比于6英寸的半导体衬底晶片，3英寸的半导体衬底晶片通常具有更小的厚度。

为了降低正向上的串联电阻，在形成金属连接接通层之前将半导体衬底晶片减薄，其中，出于机械稳定性的原因，残余厚度优选在80μm与200μm之间的范围内，或优选在120μm至150μm的范围内。

图1的附图示出具有“n在p上”结构的堆叠状的III-V族半导体二极管10的第一实施方式。在此，n掺杂的半导体层构造在p掺杂半导体层以上。

在具有层厚度D12的p⁺衬底层12的上侧上整面地布置有具有层厚度D14的p^-层14。在p^-层14的上侧上布置有硬掩模层16，该硬掩模层具有层厚度D16和晶种开口18，该晶种开口具有宽度D18和未示出的长度(进入和离开图像平面)。

在p^-层14的上侧上的晶种开口18内布置有具有高度D20的n^-区域20，其中，n^-区域20还延伸到硬掩模层16的上侧的与晶种开口邻接的边缘区域22的上方。可以理解，边缘区域22环绕晶种开口18延伸，n^-区域20在所有方向上超过晶种开口18地延伸到硬掩模层16的上侧的一部分的上方。

n^-区域20的与硬掩模层16邻接的表面被具有层厚度D22的n⁺层22覆盖或包围。n⁺层22又被具有层厚度D24的第二金属接通层24优选完全地覆盖或包围。

具有层厚度D26的第一金属接通层26面式地构造在p⁺衬底层12的下侧上。金属接通层26优选整面地或至少超过90％面积地覆盖p⁺衬底层12的下侧。由此改善在高电流负载下的散热。

环绕晶种开口18并且至晶种开口18以及第二金属接通层24一定间距处布置有印制导线28，其中，印制导线28通过至少一个接通线30而与第二金属接通层24存在电有效连接。为此，在印制导线28上以及在第二接通层上分别构造有用于连接所述接通线30的接合面

32。

在图2的附图中示出半导体二极管10的第二实施方式。以下仅阐述与图1的附图的不同之处。

半导体二极管10的p^-层14仅延伸到p⁺衬底层12的上侧的从硬掩模层16开槽的区域的上方。因此n^-层14构造在晶种开口18内。

图3的附图示出第三实施方式。以下仅阐述与图1的附图的不同之处。

堆叠状的III-V族半导体二极管10具有“p在n上”结构，即——n⁺层22构造成具有层厚度D22的n⁺衬底层22，并且具有层厚度D16的硬掩模层16布置在n⁺衬底层22的上侧上。

具有层厚度D14的p^-层14覆盖n^-区域20的上侧，随后是具有层厚度D12的p⁺层12和具有层厚度D24的第二金属接通层24。

“p在n上”结构的实施例的一个优点是，改善III-V族半导体二极管10的电性能，其方式是：p⁺层的电阻是n⁺层的电阻的至少5倍至10倍。这种效果尤其归因于，空穴的有效质量与电子的有效质量相比存在巨大差异。

图4a-c分别示出堆叠状的III-V族半导体二极管10的第二接通层24的总共三种不同构造的剖视图。为了清楚起见，分别仅示出半导体层的一部分。构造具有上侧和下侧的半导体接通层HLK以代表n⁺层或p⁺层。

在所有三种构造中，半导体接通层HLK的上侧与第二金属接通层24材料锁合地连接。

在第二接通层24的上侧上分别构造至少一个接合面32。接通线(也称为压焊引线(Bonddraht))能够连接到接合面上(未示出)。

在图4a的实施方式中，第二接通层24不仅在第一区域中完全包围半导体接通层HLK，而且在第二区域中构造成环绕在硬掩模层16的上侧。在第二区域中，在第二接通层24的上侧上构造两个接合面32。接通线(也称为压焊引线)能够连接到接合面上(未示出)。

在图4b的实施方式中，第二接通层24在第一区域中包围半导体接通层HLK。在第二接通层24的上侧构造接合面32。

在图4c的实施方式中，第二接通层24在第一区域中仅构造在半导体接通层HLK的盖面上，也就是说，在半导体接通层HLK的侧面处不构造第二接通层24。在构造在盖面处的第二接通层24的上侧上构造接合面32。