阅读说明：本技术 半导体存储装置以及方法 (Semiconductor memory device and method ) 是由 松并绚也 于 2019-08-08 设计创作，主要内容包括：实施方式提供了一种半导体存储装置,其中能执行适当的读取操作并由此延长了寿命。根据一种实施方式,半导体存储装置包括第一配线、连接至第一配线的第一电阻变化元件、连接至第一电阻变化元件的第一非线性元件、和连接至第一非线性元件的第二配线。在第一电阻变化元件的读取操作中,将第一配线和第二配线之间的电压增加到第一电压,并且在第一配线和第二配线之间的电压增加到第一电压之后,将第一配线和第二配线之间的电压增加到大于第一电压的第二电压。(Embodiments provide a semiconductor memory device in which a proper read operation can be performed and thus a lifetime is extended. According to one embodiment, a semiconductor memory device includes a first wiring, a first resistance change element connected to the first wiring, a first nonlinear element connected to the first resistance change element, and a second wiring connected to the first nonlinear element. In the reading operation of the first resistance change element, the voltage between the first wiring and the second wiring is increased to a first voltage, and after the voltage between the first wiring and the second wiring is increased to the first voltage, the voltage between the first wiring and the second wiring is increased to a second voltage larger than the first voltage.)

半导体存储装置以及方法

相关申请的交叉引用

本申请基于并要求2019年3月6日提交的日本专利申请No.2019-040269的优先权，其通过引用全文并入本申请。

技术领域

本文记载的实施方式总体上涉及一种半导体存储装置。

背景技术

已知的半导体存储装置包括第一配线、连接到第一配线的第一电阻变化元件、连接到第一电阻变化元件的第一非线性元件、以及连接到第一非线性元件的第二配线。

发明内容

实施方式提供了一种半导体存储装置，其中能执行适当的读取操作并由此延长了寿命。

总的来说，根据一种实施方式，半导体存储装置包括第一配线、连接至所述第一配线的第一电阻变化元件、连接至所述第一电阻变化元件的第一非线性元件、和连接至所述第一非线性元件的第二配线。在所述第一电阻变化元件的读取操作中，所述第一配线和所述第二配线之间的电压增加到第一电压，并且在所述第一配线和所述第二配线之间的电压增加到第一电压之后，所述第一配线和所述第二配线之间的电压增加到大于所述第一电压的第二电压。

根据一种实施方式，半导体存储装置包括第一配线、连接至所述第一配线的第一电阻变化元件、连接至所述第一电阻变化元件的第一非线性元件、连接至所述第一非线性元件的第二配线、和连接至所述第一配线和所述第二配线的***电路。在所述第一电阻变化元件的读取操作中，所述***电路增大所述第一配线和所述第二配线之间的电压，直至流过所述第一电阻变化元件的电流大于第一电流，并且在流过所述第一电阻变化元件的电流大于所述第一电流之后的预定时刻，所述***电路在流过所述第一电阻变化元件的电流小于第二电流时输出第一信号，在流过所述第一电阻变化元件的电流大于所述第二电流时输出第二信号。

附图说明

图1是示出根据第一实施方式的半导体存储装置的一部分的配置的示意性框图。

图2是示出存储单元阵列的一部分的配置的示意电路图。

图3是示出存储单元阵列的一部分的配置的示意性立体图。

图4是存储单元的示意性立体图。

图5是磁阻元件的示意性剖面图。

图6是示出根据第一实施方式的写入操作的时序图。

图7是示出根据第一实施方式的擦除操作的时序图。

图8是示出磁阻元件的电流-电压特性的示意图表。

图9是示出非线性元件的电流-电压特性的示意图表。

图10是示出存储单元的电流-电压特性的示意图表。

图11是示出存储单元的电流-电压特性的变化的示意图表。

图12是示出根据第一实施方式的读取操作的直方图。

图13是示出该读取操作的流程图。

图14是示出该读取操作的时序图。

图15是根据第二实施方式的磁阻元件的示意性剖面图。

图16是示出根据第二实施方式的写入操作的时序图。

图17是根据变型例的存储单元的示意性立体图。

图18是示出根据变型例的读取操作的时序图。

图19是示出根据变型例的读取操作的时序图。

图20是示出根据变型例的读取操作的时序图。

具体实施方式

下文将参考附图详细描述根据实施方式的半导体存储装置。以下实施方式仅是示例，并不旨在限制本发明。

在本说明书中，将与衬底表面平行的预定方向称为X方向，将与衬底表面平行且垂直于X方向的方向称为Y方向，将与衬底表面垂直的方向称为Z方向。

在本说明书中，沿预定平面的方向可以被称为第一方向，沿着预定平面与第一方向相交的方向可以被称为第二方向，并且与预定平面相交的方向可以被称为第三方向。第一方向、第二方向和第三方向可以对应于或不对应于X方向、Y方向和Z方向。

在本说明书中，诸如“向上”和“向下”的表述是基于衬底的。例如，当第一方向与衬底的表面相交时，沿第一方向远离衬底的方向被称为向上，沿第一方向接近衬底的方向被称为向下。此外，当提及某种构造的下表面或下端时，其意指在该构造的衬底侧的表面或端部，并且当提及上表面或上端时，其意指在与该构造的衬底相对的一侧的表面或端部。另外，与第二方向或第三方向相交的表面被称为侧表面。

此外，在本说明书中，当描述第一构造与第二构造“电连接”时，第一构造可以直接连接至第二构造，并且第一构造也可以经由配线、半导体部件、晶体管等连接至第二构造。例如，当三个晶体管串联连接时，即使第二晶体管处于OFF状态，第一晶体管也“电连接”至第三晶体管。

并且，在本说明书中，当描述第一构造与第二构造“电绝缘”时，其例如意味着在第一构造和第二构造之间设置绝缘膜等的状态，并且没有触点、配线或类似物连接第一构造和第二构造。

并且，在本说明书中，当描述电路等“导通”两个配线或类似物时，这例如意味着电路等包括晶体管或类似元件，晶体管或类似元件布置在两个配线之间的电流路径中并且变为ON状态。

下面将参照附图描述根据实施方式的半导体存储装置的电路配置。以下附图是示意性的，并且为了便于说明，可以省略配置的一部分。

(第一实施方式)

(配置)

图1是根据第一实施方式的半导体存储装置的框图。根据本实施方式的半导体存储装置1包括：包括多个存储单元MC的存储单元阵列11；从存储单元阵列11中选择所需的存储单元MC的行解码器12和列解码器13；上位块解码器14(higher block decoder)，其分别向行解码器12和列解码器13提供行地址和列地址；向半导体存储装置1的每个单元供电的电源15；和控制上述元件的控制电路16。

存储单元阵列11包括多个存储单元MC、多个字线WL和多个位线BL。行解码器12包括开关电路，该开关电路连接到多个字线WL并使与行地址相对应的字线WL与电压供给线导通。列解码器13包括开关电路，该开关电路连接到多个位线BL并使与列地址相对应的位线BL与电压供给线导通。另外，列解码器13包括检测位线BL的电流或电压的读出放大器电路。电源15包括升压电路，例如电荷泵电路，其升高电源电压并将升高后的电源电压输出至电压供给线；和降压电路，其降低电源电压并将降低的电压输出至电压供给线。控制电路16包括控制元件的定序器。

图2是表示存储单元阵列11的结构的示意电路图。图3是示出存储单元阵列11的构造的示意性立体图。

例如，如图3所示，存储单元阵列11包括沿X方向和Y方向延伸的多个位线BL、沿Y方向和X方向延伸的多个字线WL、以及对应于位线BL和字线WL布置在X方向和Y方向上的多个存储单元MC。在图2的示例中，存储单元MC的阳极连接到位线BL，并且存储单元MC的阴极连接到字线WL。存储单元MC包括磁阻元件MR和非线性元件NO。磁阻元件MR用作记录1比特或多比特数据的电阻变化元件。非线性元件NO用作选择器，其选择性地向所选择的存储单元MC中的电阻变化元件施加电压或使电流流到该电阻变化元件。

图4是根据本实施方式的存储单元MC的示意性立体图。

在图4中，存储单元MC包括在Z方向上依次层叠的导电层21、导电层22、非线性层23、导电层24、磁阻层25、导电层26和导电层27。

导电层21起到位线BL的作用。例如，导电层21可以是氮化钛(TiN)和钨(W)的叠层膜，或者也可以是掺杂有诸如磷(P)的N型杂质的多晶硅。

导电层22用作存储单元MC的阳极。例如，导电层22可以与导电层21包含相同的材料。导电层22具有防止元素从非线性层23扩散的功能。

非线性层23起非线性元件NO的作用。例如，当将小于预定阈值电压的电压施加到非线性层23(如跨越非线性层)时，非线性层23进入高电阻状态。当施加至非线性层23的电压达到预定阈值电压时，非线性层23处于低电阻状态，并且流过非线性层23的电流增加了多个量级。当施加至非线性层23的电压下降到低于预定的保持电压时，非线性层23再次进入高电阻状态。

例如，非线性层23包含至少一种硫族元素。非线性层23例如还可以包含硫族化物，其是含有硫属元素的化合物。另外，非线性层23可以含有选自由B、Al、Ga、In、C、Si、Ge、Sn、As、P和Sb组成的组中的至少一种元素。

本文使用的术语“硫族元素”不包括属于元素周期表中第十六组的元素中的氧(O)。例如，硫族元素包括硫(S)、硒(Se)和碲(Te)。

非线性层23可以包括含有银(Ag)和铜(Cu)中的至少一种的金属层，或者可以包括绝缘层。另外，非线性层23可以具有包括含有硫族元素的层、含有银和铜中的至少一种的金属层、和绝缘层的层叠结构。

导电层24起到连接非线性元件NO和磁阻元件MR的电极的作用。例如，导电层24可以与导电层21包含相同的材料。导电层24具有防止元素从非线性层23扩散的功能。

磁阻层25起到磁阻元件MR的作用。稍后将参考图5描述磁阻层25的配置。

导电层26起到存储单元MC的阴极的作用。例如，导电层26可以与导电层21包含相同的材料。

导电层27起到字线WL的作用。例如，导电层27可以与导电层21包含相同的材料。

图5是根据本实施方式的磁阻层25(磁阻元件MR)的示意性剖面图。

根据本实施方式的磁阻层25(磁阻元件MR)包括在Z方向上连续层叠的基底层31、磁化自由层32、隧道绝缘层33、第一磁化固定层34、间隔层35、第二磁化固定层36、间隔层37、转变消除层38和盖层39。

基底层31为由非磁性材料构成的绝缘层。例如，基底层31可以包含氧化镁(MgO)，并且还可以包含其他元素。

磁化自由层32为由铁磁材料构成的导电层。磁化自由层32具有垂直于膜表面(Z方向)的易磁化轴方向。磁化自由层32例如可以包含钴铁硼(CoFeB)或硼化铁(FeB)，并且还可以包含其他元素。

磁化自由层32被配置成记录数据。例如，在磁化自由层32的磁化方向平行于第一磁化固定层34的磁化方向(在所示示例中为向上方向)的状态下(在下文中，该状态被称为“平行状态”)，包括磁化自由层32、隧道绝缘层33和第一磁化固定层34的隧道结处于低电阻状态。另一方面，当磁化自由层32的磁化方向(在所示示例中为向下方向)与第一磁化固定层34的磁化方向反平行(或相反)时(下文中该状态称为“反平行状态”)，由于隧道磁阻效应(TMR)，隧道结处于高电阻状态。例如，在低电阻状态下分配数据“0”，在高电阻状态下分配数据“1”。

例如，在磁化自由层32中，上表面的面积小于下表面的面积。磁化自由层32包括以锥角θSL(θ＞0)逐渐变细的部分。磁化自由层32的锥形部分例如设置在与基底层31的界面附近。

隧道绝缘层33是由非磁性材料构成的绝缘层。隧道绝缘层33例如可以包含氧化镁(MgO)，并且还可以包含其他元素。

第一磁化固定层34是铁磁材料的导电层。第一磁化固定层34具有垂直于膜表面(Z方向)的易磁化轴方向。在所示的示例中，第一磁化固定层34的磁化方向为向上方向。第一磁化固定层34例如可包含含有选自钴、铁或镍(Ni)的元素以及选自硼(B)、磷(P)、碳(C)或氮(N)的元素的化合物，并且还可以包含其他元素。

例如，在第一磁化固定层34中，上表面的面积小于下表面的面积。第一磁化固定层34包括以锥角θIRL(θ＞0)逐渐变细的部分。第一磁化固定层34的锥形部分例如设置在与间隔层35的界面附近。

间隔层35是由非磁性材料构成的导电层。间隔层35例如可包含钽(Ta)、铪(Hf)、钨(W)、锆(Zr)、钼(Mo)、铌(Nb)、和钛(Ti)中的至少一种，并且还可以包含其他元素。

第二磁化固定层36是铁磁材料构成的导电层。第二磁化固定层36具有垂直于膜表面(Z方向)的易磁化轴方向。第二磁化固定层36的磁化方向在稳定状态下平行于第一磁化固定层34的磁化方向。在所示的示例中，第二磁化固定层36的磁化方向是向上方向。第二磁化固定层36例如可以包含钴铂(CoPt)、钴镍(CoNi)、或钴钯(CoPd)，并且还可以包含其他元素。

间隔层37是非磁性材料构成的导电层。间隔层37例如可以包含钌(Ru)、锇(Os)、铱(Ir)、钒(V)、或铬(Cr)，并且还可以包含其他元素。

转变消除层38是铁磁材料构成的导电层。转变消除层38在垂直于膜表面的方向(Z方向)上具有易磁化轴方向。在稳定状态下，转变消除层38的磁化方向与第一磁化固定层34的磁化方向反平行。在所示的示例中，转变消除层38的磁化方向是向下方向。转变消除层38例如可以包含钴铂合金(CoPt)、钴镍合金(CoNi)、或钴钯合金(CoPd)，并且还可以包含其他元素。

盖层39是由非磁性材料构成的导电层。盖层39例如可以包含铂(Pt)、钨(W)、钽(Ta)、和钌(Ru)中的至少一种，并且还可以包含其他元素。

(操作)

接下来，将描述根据本实施方式的半导体存储装置的操作。

(写入操作)

首先，将参考图6等描述将存储单元MC从高电阻状态变为低电阻状态的写入操作。图6是示出在写入操作中字线WL和位线BL的电压的示意性时序图。

在写入操作中，例如，从时刻T10到时刻T11，所选择的字线WL的电压被设定为电压VSS(≈0V)，所选择的位线BL的电压被设定为电压Vw0(＞VSS)，并且将未选择的字线WL和未选择的位线BL的电压设定为电压1/2Vw0。

将电压Vw0施加至与所选择的字线WL和所选择的位线BL连接的所选择的存储单元MC，非线性层23(图4)进入低电阻状态，并且电流从所选择的位线BL流到所选择的字线WL。

因此，与转变消除层38(图5)的磁化方向(向下方向)对应的自旋力矩(spintorque)从转变消除层38注入第二磁化固定层36和第一磁化固定层34。此时的自旋力矩不具有能够反转第二磁化固定层36和第一磁化固定层34的磁化方向的大小。因此，第二磁化固定层36和第一磁化固定层34的磁化方向保持在稳定状态下磁化方向(向上方向)上。

此外，与第一磁化固定层34(图5)的磁化方向(向上方向)对应的自旋力矩从第一磁化固定层34注入磁化自由层32。此时自旋力矩的大小能够反转磁化自由层32的磁化方向。因此，磁化自由层32的磁化方向平行于第一磁化固定层34的磁化方向(向上方向)。磁化自由层32的磁化方向在时刻T11和该时刻之后保持在向上方向上。

通过未选择的字线WL和未选择的位线BL中的至少一个，将电压1/2Vw0或VSS同时施加到未选择的存储单元MC。在这种情况下，非线性层23(图4)处于高电阻状态，并且几乎没有电流在未选择的存储单元MC中流动。

(擦除操作)

接下来，将参考图7等描述将存储单元MC从低电阻状态改变为高电阻状态的擦除操作。图7是示出擦除操作中字线WL和位线BL的电压的示意性时序图。

例如，在擦除操作中，从时刻T20到时刻T21，所选择的字线WL的电压被设定为电压VSS(≈0V)，所选择的位线BL的电压被设定为电压Vw1(＞Vw0)，并且将未选择的字线WL和未选择的位线BL的电压设定为电压1/2Vw1。

将电压Vw1施加至与所选择的字线WL和所选择的位线BL连接的所选择的存储单元MC，非线性层23(图4)进入低电阻状态，并且电流从所选择的位线BL流到所选择的字线WL。

因此，与转变消除层38(图5)的磁化方向(向下方向)对应的自旋力矩从转变消除层38注入到第二磁化固定层36和第一磁化固定层34。此时自旋力矩的大小使第二磁化固定层36和第一磁化固定层34的磁化方向反转。从而，第二磁化固定层36和第一磁化固定层34的磁化方向被暂时反转。

此外，与第一磁化固定层34(图5)的磁化方向(向下方向)对应的自旋力矩从第一磁化固定层34注入磁化自由层32。此时自旋力矩具有使磁化自由层32的磁化方向反转的大小。因此，磁化自由层32的磁化方向平行于第一磁化固定层34的磁化方向(向下方向)。磁化自由层32的磁化方向在时刻T21和该时刻之后保持在向下方向上。另一方面，第一磁化固定层34和第二磁化固定层36的磁化方向在时刻T21和该时刻之后返回到向上方向。

通过未选择的字线WL和未选择的位线BL中的至少一个，将电压1/2Vw1或VSS同时施加至未选择的存储单元MC。在这种情况下，非线性层23(图4)处于高电阻状态，并且几乎没有电流在未选择的存储单元MC中流动。

(读取操作)

接下来，将描述从存储单元MC读出数据的读取操作。

首先，将参照图8至图10描述存储单元MC的电流-电压特性。

图8是表示磁阻元件MR的电流-电压特性的示意图表。横轴表示磁阻元件MR的阴极和阳极之间的电压V_MR。纵轴表示在对数轴中在磁阻元件MR中流动的电流I_MR。

图中用P所示的特性表示磁阻元件MR在平行状态下的特性。图中AP所示的特性表示磁阻元件MR在反平行状态下的特性。如上所述，磁阻元件MR在反平行状态下的电阻值大于磁阻元件MR在平行状态下的电阻值。

图9是表示非线性元件NO的电流-电压特性的示意图表。横轴表示非线性元件NO的阴极和阳极之间的电压V_NO。纵轴表示在对数轴中在非线性元件NO中流动的电流I_NO。

在电流I_NO小于预定电流值I_thNO的范围内，电压V_NO随着电流I_NO的增大而单调增加。当电流I_NO达到电流值I_thNO时，电压V_NO达到电压V_thNO。

在电流I_NO大于电流值I_thNO并小于电流值I_holdNO的范围内，电压V_NO随着电流I_NO的增大而单调减小。当电流I_NO达到电流值I_holdNO时，电压V_NO达到电压V_holdNO。

在电流I_NO大于电流值I_holdNO的范围内，电压V_NO随着电流I_NO的增大而单调增加。

图10是示出存储单元MC的电流-电压特性的示意图表(例如，当将磁阻元件MR连接到非线性元件NO时)。横轴表示单元电压Vcell，其是所选择的存储单元MC的阴极和阳极之间的电压差。纵轴表示在对数轴上流向选定的存储单元MC的单元电流Icell。

在单元电流Icell小于预定电流值I_th的范围内，单元电压Vcell随着单元电流Icell的增大而单调增加。当单元电流Icell达到电流值I_th时，存储单元MC的单元电压Vcell达到电压V_th。

在单元电流Icell大于电流值I_th且小于电流值I_hold的范围内，单元电压Vcell随着单元电流Icell的增大而单调减小。当单元电流Icell达到电流值I_hold时，存储单元MC的单元电压Vcell达到电压V_hold。

在单元电流Icell大于电流值I_hold的范围内，单元电压Vcell随着单元电流Icell的增大而单调增加。当单元电压Vcell为大于电压V_th的电压Vread时，大于预定电流I₂的电流在处于低电阻状态的包括磁阻元件MR的存储单元MC中流动，而小于预定电流I₂的电流在处于高电阻状态的包括磁阻元件MR的存储单元MC中流动。

因此，对于读取操作，单元电压Vcell被设定为电压Vread，当单元电流Icell大于电流I₂时，输出数据“0”(其对应于处于低电阻状态的磁阻元件MR)，而当单元电流Icell小于电流I₂时，输出数据“1”(其对应于处于高电阻状态的磁阻元件MR)。

这里，存储单元阵列11(图2)中的多个存储单元MC之间的非线性元件NO的电特性可以存在变化。例如，如图11所示，一个存储单元MC中的非线性层23(图4)可以通过施加电压V_thL而进入低电阻状态，而另一个存储单元MC中的非线性层23可以不进入低电阻状态，直到施加大于电压V_thL的电压V_thH。

例如，当使用电压V_thL和电压V_thH之间的电压Vread_L执行读取操作时，在对存储单元MC的一部分的读取操作中非线性层23不进入低电阻状态，并且不能读取这种存储单元MC的数据。另一方面，当使用大于电压V_thH的电压Vread_H执行读取操作时，过大的电压被施加到存储单元MC的一部分的磁阻层25(图5)，并且会在隧道绝缘层33等中出现缺陷。

因此，在本实施方式中，增大单元电压Vcell，直至非线性层23进入低电阻状态，并且在非线性层23进入低电阻状态的时刻以及在该时刻之后，基于单元电流Icell确定记录在存储单元MC中的数据。

根据这种方法，能够通过在读取操作中使用合适的电压使非线性层23进入低电阻状态来实现读取操作。此外，由于可以在所选择的存储单元MC的非线性层23处于低电阻状态的时刻终止施加电压，所以能防止施加大于等于所选择的存储单元MC所必需的值的电压。因此，能够延长半导体存储装置的寿命。

接下来，将更详细地描述根据本实施方式的读取操作。

图12是示出根据本实施方式的读取操作的图表。图12是示出存储单元阵列11中的电压V_th的变化的直方图。横轴表示单元电压Vcell。纵轴表示在预定的单元电压Vcell下包括处于低电阻状态的非线性层23(图4)的存储单元MC的数量。

此外，图12示出了在根据本实施方式的读取操作中使用的电压Vread_1至Vread_N(N是2或更大的整数)。在所示的示例中，电压Vread_K(K是大于等于1并且小于等于N-1的整数)小于电压Vread_K+1。另外，电压Vread_1大于电压V_th的分布的下尾(lower tail)部，并且电压Vread_N大于电压V_th的分布的上尾(upper tail)部。电压Vread_N可以小于电压Vw0(图6)。

图13是说明根据本实施方式的读取操作的流程图。所示操作例如通过控制电路16(图1)中的定序器、寄存器和固件来实现。

在步骤S11中，将变量n设定为1。变量n例如储存在控制电路16中的寄存器中。

在步骤S12中，将单元电压Vcell设定为电压Vread_n。例如，控制电路16通过定序器等参照变量n将控制信号输出到电源15。电源15根据变量n并基于控制信号产生电压Vread_n，并将电压输出至电压供给线。列解码器13使电压供给线与所选择的位线BL导通，并向所选择的位线BL提供电压Vread_n。行解码器12向所选择的字线WL提供电压VSS。在步骤S12中，可将未选择的位线BL和未选择的字线WL的电压设定为电压1/2Vread_n，或可设定为电压1/2Vread_N(参见图12)。

在步骤S13中，确定单元电流Icell是否大于等于电流I₁。例如，电流I₁设定在大于等于图10中的电流I_th且小于等于电流I_hold的范围内。例如从列解码器13中的读出放大器电路输出指示单元电流Icell是否大于等于电流I₁的数据，并且基于该数据执行上述确定。当单元电流Icell不大于等于电流I₁时，过程进入步骤S14。当单元电流Icell大于等于电流I₁时，过程进入步骤S15。

例如，在步骤S14中，确定变量n是否达到N。当变量n未达到N时，将1加到变量n，并且过程进入步骤S12。例如，当变量n达到N时，输出指示读取操作未正常结束的信号，并且终止读取操作。

在步骤S15中，确定在施加有电压Vread_n的存储单元MC中流动的单元电流Icell是否大于等于图10中的电流I₂，并且将单元电压Vcell设定为VSS。例如从列解码器13中的读出放大器电路输出指示单元电流Icell是否大于等于电流I₂的数据，并且基于该数据执行上述确定。当单元电流Icell不大于等于电流I₂时，输出数据“1”，并结束读取操作。当单元电流Icell大于等于电流I₂时，输出数据“0”，并结束读取操作。

图14是示出根据本实施方式的读取操作的示意性时序图。

在时刻T30，变量n被设定为1。从而，单元电压Vcell被设定为电压Vread_1。此时，在所选择的存储单元MC中，非线性层23处于高电阻状态，并且单元电流Icell小于电流I₁。

在时刻T31，变量n被设定为2。从而，单元电压Vcell被设定为电压Vread_2。此时，在所选择的存储单元MC中，非线性层23处于高电阻状态，并且单元电流Icell小于电流I₁。

在时刻T32，变量n被设定为3。从而，单元电压Vcell被设定为电压Vread_3。此时，在所选择的存储单元MC中，非线性层23处于低电阻状态，并且单元电流Icell大于电流I₁。这时，当单元电流Icell不大于等于电流I₂时，输出数据“1”。当单元电流Icell大于等于电流I₂时，输出数据“0”。

图14示出了在单元电压Vcell为电压Vread_2的时刻非线性层23(图4)未进入低电阻状态、并且在单元电压Vcell为电压Vread_3的时刻非线性层23进入低电阻状态的示例。然而，如上所述，在存储单元阵列11中的多个存储单元MC中，非线性层23的特性可以发生变化。因此，在另一存储单元MC是所选择的存储单元MC时，可能存在通过施加电压Vread_1或电压Vread_2使非线性层23进入低电阻状态的情形，并且可能存在通过施加电压Vread_3使非线性层23不进入低电阻状态的情形。在前一种情形中，电压Vread_3不被施加到所选择的存储单元MC。在后一种情形中，将电压Vread_4施加到所选择的存储单元MC。换言之，根据本实施方式的读取方法，在读取操作期间施加的最大电压可以根据存储单元MC而不同。

(第二实施方式)

接下来，将参照图15和图16描述根据第二实施方式的半导体存储装置。

在第一实施方式中，将单极型磁阻元件MR描述为存储单元MC(图5)中的电阻变化元件。然而，双极型电阻变化元件也可用作存储单元MC中的电阻变化元件。例如，图15所示的磁阻层25'包括磁化固定层41、隧道绝缘层42、和磁化自由层43。

磁化固定层41是由铁磁材料构成的导电层。磁化固定层41具有垂直于膜表面(Z方向)的易磁化轴方向。在所示的示例中，磁化固定层41的磁化方向是向下方向。譬如，磁化固定层41可以包含能用于第一磁化固定层34(图5)的元素等。

隧道绝缘层42是由非磁性材料构成的绝缘层。隧道绝缘层42例如可以包含氧化镁(MgO)，并且还可以包含其他元素。

磁化自由层43是由铁磁材料构成的导电层。磁化自由层43具有垂直于膜表面(Z方向)的易磁化轴方向。譬如，磁化自由层43可以包含能用于磁化自由层32的元素等。

(操作)

接下来，将描述根据本实施方式的半导体存储装置的操作。

(写入操作)

首先，将参考图16等描述将存储单元MC从高电阻状态变为低电阻状态的写入操作。图16是示出写入操作中字线WL和位线BL的电压的示意性时序图。

例如，在写入操作中，从时刻T15到时刻T16，将所选择的位线BL的电压设定为电压VSS，将所选择的字线WL的电压设定为电压Vw2(＞VSS)，并且将未选择的字线WL和未选择的位线BL的电压设定为电压1/2Vw2。

将电压Vw0施加至与所选择的位线BL和所选择的字线WL连接的所选择的存储单元MC，非线性层23(图4)进入低电阻状态，并且电流从所选择的字线WL流向所选择的位线BL。

于是，与磁化固定层41的磁化方向(向下方向)对应的自旋力矩被注入磁化自由层43。因而，磁化自由层43的磁化方向平行于磁化固定层41的磁化方向。

(擦除操作)

接下来，将描述将存储单元MC从低电阻状态变为高电阻状态的擦除操作。

例如，在擦除操作中，字线WL和位线BL的电压以参照图7描述的方式设定。因此，电流从所选择的位线BL流到所选择的字线WL。

这里，从字线WL向磁化自由层43供给的电子在磁化自由层43中自旋极化(spin-polarized)。在自旋极化的电子中，在与磁化固定层41(向下方向)相同的方向上被极化的电子经由隧道绝缘层42注入磁化固定层41。另一方面，在与磁化固定层41相反的方向(向上方向)上被极化的电子在隧道绝缘层42和磁化固定层41之间的界面处被反射，并停留在磁化自由层43中。通过利用电子的这种自旋力矩，磁化自由层43的磁化方向反平行于磁化固定层41的磁化方向。

(其他实施方式)

在第一实施方式和第二实施方式中，将磁阻元件MR描述为存储单元MC中的电阻变化元件(图2至图5)。然而，其他元件也可以用作存储单元MC中的电阻变化元件。例如，电阻变化元件可以是相变存储器(PCM)的元件，其包含GST或其他硫族元素或硫族化物并且能在非晶态和晶态之间变化。另外，电阻变化元件可以是这样的元件：其包括由金属氧化物或类似物构成的绝缘层，并且能在绝缘层中产生诸如金属离子或氧缺陷的细丝(filament)。

另外，在第一实施方式中，将非线性层23(图4)描述为存储单元MC中的非线性元件NO。非线性层23的电压(图10中的电压V_th)在低电阻状态下可产生较大的变化，并且可与根据第一实施方式的读取方法良好兼容。然而，其他元件也可以用作存储单元MC中的非线性元件NO。例如，非线性元件NO可以是PN结二极管。此外，非线性元件NO可以是MIM(金属-绝缘体-金属)结或SIM(半导体-绝缘体-金属)结，其包括具有不同功函数的两个电极和设置在两个电极之间的绝缘膜。

此外，将包括各一层的位线BL的层、字线WL的层和存储单元MC的层的存储单元阵列描述为第一实施方式中的存储单元阵列11。然而，存储单元阵列11还可以包括存储单元MC的多个层。例如，这种情况下，在Z方向上相邻的存储单元MC的层中，可以将位线BL和字线WL的位置关系颠倒，如图4和图17所示。另外，位线BL和字线WL中的至少一个可以连接至在Z方向上相邻的两个存储单元MC。

此外，在第一实施方式中，如图14所示，在电压Vcell被设定为电压Vread_n之后，单元电压Vcell逐个恢复到电压VSS。也就是说，在对应于电压Vread_n的脉冲和对应于电压Vread_n+1的脉冲之间设置间隔。然而，例如如图18所示，单元电压Vcell可以不恢复到电压VSS，并且单元电压Vcell可以从Vread_K(K是大于等于1且小于等于N-1的整数)直接增大到Vread_K+1。也就是说，可以连续输出对应于电压Vread_n的脉冲和对应于电压Vread_n+1的脉冲。

此外，在图14和图18的示例中，在将单元电压Vcell设定为Vread_K之后，在预定的时间段内将单元电压Vcell保持在Vread_K，并且在该状态下通过读出放大器电路等检测电流或电压。然而，例如如图19所示，单元电压Vcell可以从Vread_K连续增大到Vread_K+1。

此外，在图19的示例中，在单元电流Icell变得大于电流I₁之后，单元电压Vcell在预定的时间段内继续增大。然而，当单元电压Vcell达到图10的电压V_th时，非线性层23进入低电阻状态，并且只要单元电压Vcell不降至图10的电压V_hold之下，就保持该状态。因此，例如如图20所示，当单元电流Icell超过I₁时，单元电压Vcell下降至预定电压Vread_3′并保持预定的时间段，并且在这种情形下，可以确定单元电流Icell是否大于等于I₂。由此，可以降低施加至存储单元MC的应力。例如，电压Vread_3′被设定为大于等于电压V_hold且小于等于电压V_th。

图20示出了单元电压Vcell从Vread_K连续增加到Vread_K+1的示例，其类似于图19。然而，在与参照图14或图18描述的方法类似的方法中，类似于图20，当单元电流Icell超过I₁时，单元电压Vcell下降至预定电压Vread_3′并保持预定的时间段，并且在这种情形下，可以确定单元电流Icell是否大于等于I₂。

(其他)

虽然描述了特定的实施方式，但这些实施方式仅作为示例呈现，并不旨在限制本发明的范围。实际上，本文描述的新颖实施方式可以以各种其他形式体现；并且，在不脱离本发明的精神的前提下，可以对本文所记载的实施方式的形式进行各种省略、替换和修改。所附权利要求及其等同物旨在覆盖落入本发明的范围和精神内的这些形式或变型。

附图标记说明：

21:导电层

22:导电层

23:非线性层

24:导电层

25:磁阻层

26:导电层

27:导电层

31:基底层

32:磁化自由层

33:隧道绝缘层

34:第一磁化固定层

35:间隔层

36:第二磁化固定层

37:间隔层

38:转变消除层

39:盖层

MC:存储单元

BL:位线

WL:字线

MR:磁阻元件

NO:非线性元件