阅读说明：本技术 耦合型场效应晶体管 (Coupled field effect transistor ) 是由 井野户秀和 高田修 寺田直纯 北原宏良 于 2019-06-11 设计创作，主要内容包括：实施方式提供的能够降低噪声的耦合型场效应晶体管具备：第1导电型的第1半导体层；元件分离绝缘体,设置于第1半导体层的上层部分,划分出有源区域；第2半导体层,设置于有源区域内的第1半导体层上,为第2导电型,且第1方向的端部从元件分离绝缘体分离；源极层,设置于第2半导体层上,为第2导电型,杂质浓度比第2半导体层的杂质浓度高；漏极层,设置于第2半导体层上,在与第1方向交叉的第2方向上从源极层分离,为第2导电型,杂质浓度比第2半导体层的杂质浓度高；以及栅极层,设置于第2半导体层上,配置于源极层与漏极层之间,从源极层及漏极层分离,为第1导电型。(The embodiment provides a coupling type field effect transistor capable of reducing noise, which comprises: a 1 st semiconductor layer of a 1 st conductivity type; an element isolation insulator provided in an upper layer portion of the 1 st semiconductor layer and defining an active region; a 2 nd semiconductor layer of a 2 nd conductivity type provided on the 1 st semiconductor layer in the active region, and having an end portion in a 1 st direction separated from the element isolation insulator; a source layer of a 2 nd conductivity type provided on the 2 nd semiconductor layer and having an impurity concentration higher than that of the 2 nd semiconductor layer; a drain layer of the 2 nd conductivity type provided on the 2 nd semiconductor layer, separated from the source layer in a 2 nd direction intersecting the 1 st direction, and having an impurity concentration higher than that of the 2 nd semiconductor layer; and a gate layer of 1 st conductivity type disposed on the 2 nd semiconductor layer and separated from the source layer and the drain layer, and disposed between the source layer and the drain layer.)

耦合型场效应晶体管

关联申请

本申请享受以日本专利申请2019－42902号(申请日：2019年3月8日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部的内容。

技术领域

实施方式涉及耦合型场效应晶体管。

背景技术

以往，开发出了耦合型场效应晶体管(JFET)。JFET例如作为将传感器的输出电压变换为恒定电流的元件使用。伴随着传感器的高灵敏度化，希望降低JFET的噪声。

发明内容

实施方式提供能够降低噪声的耦合型场效应晶体管。

实施方式的耦合型场效应晶体管，具备：第1导电型的第1半导体层；元件分离绝缘体，设置于上述第1半导体层的上层部分，划分出有源区域；第2半导体层，设置于上述有源区域内的上述第1半导体层上，为第2导电型，且第1方向的端部从上述元件分离绝缘体分离；源极层，设置于上述第2半导体层上，为上述第2导电型，杂质浓度比上述第2半导体层的杂质浓度高；漏极层，设置于上述第2半导体层上，在与上述第1方向交叉的第2方向上从上述源极层分离，为上述第2导电型，杂质浓度比上述第2半导体层的杂质浓度高；以及栅极层，设置于上述第2半导体层上，配置于上述源极层与上述漏极层之间，从上述源极层及上述漏极层分离，为上述第1导电型。

附图说明

图1是表示第1实施方式的耦合型场效应晶体管的俯视图。

图2A是图1的A－A’线的截面图，图2B是图1的B－B’线的截面图。

图3是图1的C－C’线的截面图。

图4是表示第1实施方式的耦合型场效应晶体管的截面图。

具体实施方式

＜第1实施方式＞

以下，对第1实施方式进行说明。

图1是表示本实施方式的耦合型场效应晶体管的俯视图。

图2A是图1的A－A’线的截面图，图2B是图1的B－B’线的截面图。

图3是图1的C－C’线的截面图。

如图1～图3所示那样，在本实施方式的耦合型场效应晶体管(JFET)1中，设置有导电型为p型的半导体基板10。半导体基板10通过例如硅形成。关于后述的各层，也是同样的。

在半导体基板10上设置有导电型为n型的n阱11。以下，在本说明书中，将从半导体基板10朝向n阱11的方向称为“上”，将其相反方向称为“下”。将“上”及“下”总称都称为“垂直方向V”。所谓的“从上方观察”，意味着基于从n阱11朝向半导体基板10的方向的视线的观察。在n阱11的上层部分，设置有STI(Shallow Trench Isolation：元件分离绝缘体)12。STI12由例如硅氧化物等的绝缘材料构成。STI12包围n阱11的上层部分的一部分。将n阱11的上层部分中的、被STI12所包围的部分称为有源区域13。有源区域13通过STI12从周围划分出来。从上方观察时，有源区域13的形状是矩形。

在有源区域13内的n阱11上，设置有导电型为p^－型的沟道层14。沟道层14的下表面位于比STI12的下表面靠上方的位置。沟道层14的栅极长度方向L上的两端部与STI12接触。沟道层14的栅极宽度方向W上的两端部从STI12分离。在沟道层14的栅极宽度方向W上的两端部与STI12之间，夹着n阱11的一部分。

在沟道层14上，设置有导电型为p⁺型的源极层15。源极层15例如配置于有源区域13中的栅极长度方向L的一方的端部，与STI12接触。另外，源极层15在栅极宽度方向W上延伸。例如，从上方观察时，源极层15的栅极宽度方向W上的两端部从沟道层14伸出，位于沟道层14的外部。因此，源极层15的两端部的下表面与n阱11接触。另外，源极层15的栅极宽度方向W上的两端部与STI12接触。

在沟道层14上设置有导电型为p⁺型的漏极层16。漏极层16例如配置于有源区域13中的栅极长度方向L的另一方的端部，与STI12接触，从源极层15分离。另外，漏极层16在栅极宽度方向W上延伸。例如，从上方观察时，漏极层16的栅极宽度方向W的两端部从沟道层14伸出，位于沟道层14的外部。因此，漏极层16的两端部的下表面与n阱11接触。另外，漏极层16的栅极宽度方向W的两端部与STI12接触。

源极层15的杂质浓度及漏极层16的杂质浓度，比沟道层14的杂质浓度高。另外，本说明书中的“杂质浓度”，是指有助于半导体的传导性的杂质的浓度，在包含成为施主的杂质和成为受主的杂质这两者的情况下，是指除了它们的抵消量以外的有效的杂质的浓度。

在沟道层14上，设置有导电型为n⁺型的栅极层17。栅极层17的杂质浓度比n阱11的杂质浓度高。栅极层17在栅极宽度方向W上延伸，配置于源极层15与漏极层16之间，从源极层15及漏极层16分离。从上方观察时，栅极层17的栅极宽度方向W两侧的端部17a从沟道层14伸出，位于沟道层14的外部。因此，栅极层17的端部17a的下表面与n阱11接触。端部17a还与STI12接触。

在源极层15的上表面的例如整体，设置有自对准硅化物层21。在漏极层16的上表面的例如整体，设置有自对准硅化物层22。在栅极层17的上表面的例如整体，设置有自对准硅化物层23。在有源区域13中的位于源极层15与栅极层17之间的部分上，设置有自对准硅化物块25。在有源区域13中的位于漏极层16与栅极层17之间的部分上，设置有自对准硅化物块26。自对准硅化物块25及26是绝缘膜，例如，由硅氧化物构成。

在STI12、自对准硅化物层21～23、自对准硅化物块25及26上，设置有层间绝缘膜30。层间绝缘膜30例如由硅氧化物等的绝缘材料构成。在层间绝缘膜30内，设置有源极接头31、漏极接头32及栅极接头33。

源极接头31与自对准硅化物层21接触，并经由自对准硅化物层21而与源极层15连接。漏极接头32与自对准硅化物层22接触，并经由自对准硅化物层22而与漏极层16连接。栅极接头33与自对准硅化物层23接触，并经由自对准硅化物层23而与栅极层17连接。栅极层17的栅极宽度方向W的两端部17a与n阱11连接。这样，构成p沟道型的耦合型场效应晶体管(JFET)1。另外，为了易于观察图，在图1中，关于层间绝缘膜30，省略图示。

接下来，对本实施方式的JFET1的动作进行说明。

在JFET1中，经由源极接头31及自对准硅化物层21，对源极层15施加源极电位。另外，经由漏极接头32及自对准硅化物层22，对漏极层16施加漏极电位。进而，经由栅极接头33及自对准硅化物层23，对栅极层17施加栅极电位。栅极电位经由栅极层17的端部17a，还被施加于n阱11。

并且，在栅极电位与源极电位是相同电位时，在沟道层14内不形成耗尽层。因此，从源极层15朝向漏极层16，流通源极·漏极电流51。另外，在图1及图2B中，将源极·漏极电流51的一部分用虚线的箭头来表示。另一方面，在栅极电位比源极电位高时，在沟道层14内形成耗尽层，源极·漏极电流51减少。并且，若在耗尽层一直到达沟道层14的下表面为止，则源极·漏极电流51被切断。这样，通过控制栅极电位，能够控制源极·漏极电流51的大小。

接下来，对本实施方式的效果进行说明。

在JFET1中，沟道层14的栅极宽度方向W的两端部从STI12分离，因此在STI12的附近，不流通源极·漏极电流51。由此，能够降低源极·漏极电流51的噪声。

另外，在JFET1中，沟道层14的栅极宽度方向W的两端部从STI12分离，栅极层17的端部17a与n阱11接触，由此能够从栅极接头33经由栅极层17对n阱11施加栅极电位。由此，不需要将用于对n阱11施加栅极电位的构成设置在有源区域13的外侧，能够谋求JFET1的小型化。

与此相对，假设沟道层14的栅极宽度方向W的两端部与STI12接触时，在STI12的附近也流通源极·漏极电流51。在STI12与沟道层14的界面附近，STI12的侧面的凹凸、STI12的存在引起的沟道层14的结晶缺陷及固定电荷等存在很多，因此由于在该区域流通，源极·漏极电流51会产生闪变噪声。

另外，在遍及有源区域13的栅极宽度方向W的全长而设置沟道层14时，需要将用于对n阱11施加电位的构成设置在有源区域13的外部。例如，在划分出有源区域13的框状的STI12的外侧，需要设置未设置有STI12及沟道层14的区域，并在该区域连接专用的接头。由此，JFET会大型化。

＜第2实施方式＞

接下来，对第2实施方式进行说明。

图4是表示本实施方式的耦合型场效应晶体管的截面图。

图4所示的截面，相当于第1实施方式中的图2B所示的截面。

如图4所示那样，本实施方式的耦合型场效应晶体管(JFET)2，除了前述的第1实施方式的JFET1的构成以外，还设置有导电型为n^－型的n^－型层41(第3半导体层)及n^－型层42(第4半导体层)。n^－型层41及n^－型层42的杂质浓度，比栅极层17的杂质浓度低。

n^－型层41，在栅极长度方向L上，配置在源极层15与栅极层17之间及自对准硅化物层21与自对准硅化物层23之间，在垂直方向V上，配置在沟道层14与自对准硅化物块25之间。n^－型层41的上表面与自对准硅化物块25的下表面接触，下表面与沟道层14的上表面接触，源极层15侧的侧面与源极层15及自对准硅化物层21接触，栅极层17侧的侧面与栅极层17及自对准硅化物层23接触。另外，优选n^－型层41的栅极宽度方向W两侧的侧面与STI12接触。n^－型层41的下表面41a，例如位于比栅极层17的下表面17b更靠上方的位置。另外，n^－型层41的下表面1a也可以位于比栅极层17的下表面17b靠下方的位置，但需要位于比沟道层14的下表面14a靠上方的位置。

n^－型层42，在栅极长度方向L上，配置于漏极层16与栅极层17之间及自对准硅化物层22与自对准硅化物层23之间，在垂直方向V上，配置于沟道层14与自对准硅化物块26之间。n^－型层42的上表面与自对准硅化物块26的下表面接触，下表面与沟道层14的上表面接触，漏极层16侧的侧面与漏极层16及自对准硅化物层22接触，栅极层17侧的侧面与栅极层17及自对准硅化物层23接触。另外，优选n^－型层42的栅极宽度方向W两侧的侧面与STI12接触。n^－型层42的下表面42a，例如位于比栅极层17的下表面17b靠上方的位置。另外，n^－型层42的下表面42a可以位于比栅极层17的下表面17b靠下方的位置，但需要位于比沟道层14的下表面14a靠上方的位置。

接下来，对本实施方式的效果进行说明。

如图4所示那样，在本实施方式的JFET2中，源极·漏极电流52绕过n^－型层41及n^－型层42而流通。因此，源极·漏极电流52不会在自对准硅化物块25及26的附近流通。由此，能够抑制由于自对准硅化物块25及26的下表面的凹凸、沟道层14中的自对准硅化物块25及26附近的结晶缺陷及固定电荷等引起而在源极·漏极电流52中产生闪变噪声的情况。其结果，根据本实施方式，能够进一步降低源极·漏极电流52的噪声。

本实施方式中的上述以外的构成、动作及效果与前述的第1实施方式是同样的。

另外，在前述的第1及第2实施方式中，示出了沟道层14的栅极宽度方向W的两端部从STI12分离的例子，但也可以是沟道层14的栅极宽度方向W中的仅仅一方的端部从STI12分离，另一方的端部与STI12接触。

另外，在前述的第1及第2实施方式中，举出p沟道型的耦合型场效应晶体管为例进行了说明，但耦合型场效应晶体管可以是n沟道型。在该情况下，可以代替上述的n阱11而设置p阱，但也可以在该p阱与硅基板10之间设置有将p阱从硅基板10电分离的n型的深阱。

根据以上说明的实施方式，能够实现能够降低噪声的耦合型场效应晶体管。

以上，对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，意图不是限定发明的范围。这些新的实施方式，能够以其他各种各样的方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形，包含在发明的范围及主旨中，并且包含在权利要求书记载的发明及其等价物的范围中。