阅读说明：本技术 用于垂直传输场效应晶体管的替换金属栅极工艺 (Replacement metal gate process for vertical pass field effect transistors ) 是由 李忠贤 杨振荣 鲍如强 H.贾甘纳坦 于 2018-12-31 设计创作，主要内容包括：一种形成半导体结构的方法,包括：形成设置在衬底的顶表面之上的多个鳍；以及使用替换金属栅极(RMG)工艺从该多个鳍形成一个或多个垂直传输场效应晶体管(VTFET)。围绕VTFET中的给定VTFET的至少一个鳍的栅极包括设置在栅极接触金属层之上的栅极自对准接触(SAC)帽盖层,栅极接触金属层被设置成与至少一个鳍的端部相邻。(A method of forming a semiconductor structure, comprising: forming a plurality of fins disposed over a top surface of a substrate; and forming one or more Vertical Transfer Field Effect Transistors (VTFETs) from the plurality of fins using a Replacement Metal Gate (RMG) process. A gate surrounding at least one fin of a given VTFET of the VTFETs includes a gate self-aligned contact (SAC) cap layer disposed over a gate contact metal layer disposed adjacent to an end of the at least one fin.)

用于垂直传输场效应晶体管的替换金属栅极工艺

背景技术

本发明涉及半导体，并且更具体地涉及用于形成半导体结构的技术。半导体和集成电路芯片在许多产品中已经变得普遍存在，特别是因为它们在成本和尺寸上持续减小。持续期望减小结构特征的尺寸和/或针对给定芯片尺寸提供更大量的结构特征。一般来说，小型化允许在较低功率电平和较低成本下增加性能。当前技术处于或接近诸如逻辑门、场效应晶体管(FET)和电容器的某些微型器件的原子级缩放。

发明内容

本发明的实施例提供了用于垂直传输场效应晶体管(VTFET)的替换金属栅极(RMG)工艺的技术。

在本发明的一个实施例中，一种形成半导体结构的方法包括：在衬底的顶表面之上形成本发明设置的多个鳍；以及使用RMG工艺由所述多个鳍形成一个或多个VTFET。围绕VTFET中的给定VTFET的至少一个鳍的栅极包括设置在栅极接触金属层之上的栅极自对准接触(SAC)帽盖层(capping layer)，栅极接触金属层被设置成与至少一个鳍的端部相邻。

在本发明的另一个实施例中，一种半导体结构包括衬底以及设置在所述衬底的顶表面之上的多个鳍，所述多个鳍包括用于利用RMG工艺形成的一个或多个VTFET的沟道。VTFET中的给定VTFET包括围绕多个鳍中的至少一个鳍的栅极，给定VTFET的栅极包括设置在栅极接触金属层之上的栅极SAC帽盖层，栅极接触金属层被设置成与至少一个鳍的端部相邻。

在本发明的另一个实施例中，一种集成电路包括一个或多个VTFET，所述一个或多个VTFET包括衬底以及设置在所述衬底的顶表面之上的多个鳍，所述多个鳍包括用于利用RMG工艺形成的所述一个或多个VTFET的沟道。VTFET中的给定VTFET包括围绕多个鳍中的至少一个鳍的栅极，给定VTFET的栅极包括设置在栅极接触金属层之上的栅极SAC帽盖层，栅极接触金属层被设置成与至少一个鳍的端部相邻。

附图说明

图1示出了根据本发明的实施例的具有设置在衬底之上的多个鳍的半导体结构的侧横截面视图。

图2示出了根据本发明的实施例的在形成底部源极/漏极区和底部间隔体(spacer)之后的图1的半导体结构的侧横截面视图。

图3示出了根据本发明的实施例的在形成虚设栅极(dummy gate)之后的图2的半导体结构的侧横截面视图。

图4示出了根据本发明的实施例的在虚设栅极的凹陷(recess)之后的图3的半导体结构的侧横截面视图。

图5示出了根据本发明的实施例的在形成顶部间隔体之后的图4的半导体结构的侧横截面视图。

图6示出了根据本发明的实施例的在形成和激活顶部结之后图5的半导体结构的侧横截面视图。

图7示出了根据本发明的实施例的在填充隔离层之后图6的半导体结构的侧横截面视图。

图8示出了根据本发明的实施例的在形成附加的间隔体和级间电介质(interlevel dielectric)之后的图7的半导体结构的侧横截面视图。

图9示出了根据本发明的实施例的在打开以暴露用于形成顶部源极/漏极接触的结的顶部之后的图8的半导体结构的侧横截面视图。

图10示出了根据本发明的实施例的在形成顶部源极/漏极之后的图9的半导体结构的侧横截面视图。

图11示出了根据本发明的实施例的在顶部源极/漏极区之上填充金属层之后的图10的半导体结构的侧横截面视图。

图12示出了根据本发明的实施例的在金属层凹陷并且形成顶部源极/漏极自对准接触帽盖层之后的图11的半导体结构的侧横截面视图。

图13示出了根据本发明的实施例的在形成顶部源极/漏极自对准接触帽盖层之后的图11的半导体结构的另一侧横截面视图。

图14示出了根据本发明的实施例的在掩蔽(masking)以打开虚设栅极之后的图12和13的半导体结构的侧横截面视图。

图15示出了根据本发明的实施例的在栅极开口的侧壁上形成衬垫之后的图14的半导体结构的侧横截面视图。

图16示出了根据本发明的实施例的在去除虚设栅极之后的图15的半导体结构的侧横截面视图。

图17示出了根据本发明的实施例的在替换金属栅极工艺之后的图16的半导体结构的侧横截面视图。

图18示出了根据本发明的实施例的在栅极开口中填充金属之后的图17的半导体结构的侧横截面视图。

图19示出了根据本发明的实施例的在栅极开口中的金属的凹陷和栅极自对准接触帽盖层的形成之后的图18的半导体结构的侧横截面视图。

图20示出了根据本发明的实施例的在掩蔽以打开底部源极/漏极区之后的图19的半导体结构的侧横截面视图。

图21示出了根据本发明的实施例的在用金属填充到底部源极/漏极区的开口并形成底部源极/漏极自对准接触帽盖层之后的图20的半导体结构的侧横截面视图。

图22示出了根据本发明的实施例的在形成衬垫和级间电介质之后图21的半导体结构的侧横截面视图。

图23示出了根据本发明的实施例的在形成用于接入接触的过孔(via)之后图22的半导体结构的侧横截面视图。

图24示出了根据本发明的实施例的图23的半导体结构的俯视图。

图25示出了根据本发明的实施例的在长沟道区和短沟道区中的包括鳍的半导体结构的侧横截面视图。

图26示出了根据本发明的实施例的在虚设栅极图案化之后的图25的半导体结构的侧横截面视图。

图27示出了根据本发明的实施例的在形成衬垫之后图26的半导体结构的侧横截面视图。

图28示出了根据本发明的实施例的在虚设栅极的凹陷之后的图27的半导体结构的侧横截面视图。

图29示出了根据本发明的实施例的在形成顶部间隔体之后图28的半导体结构的侧横截面视图。

图30示出了根据本发明的实施例的在形成顶部结之后图29的半导体结构的侧横截面视图。

图31示出了根据本发明的实施例的在用隔离层填充并且形成附加的间隔体和级间电介质之后的图30的半导体结构的侧横截面视图。

图32示出了根据本发明的实施例的在打开以暴露用于形成顶部源极/漏极接触的结的顶部之后的图31的半导体结构的侧横截面视图。

图33示出了根据本发明的实施例的在形成顶部源极/漏极区并且用金属层填充之后的图32的半导体结构的侧横截面视图。

图34示出了根据本发明的实施例的在金属层凹陷并且形成顶部源极/漏极区自对准接触帽盖层之后的图33的半导体结构的侧横截面视图。

图35示出了根据本发明的实施例的具有共享虚设栅极的半导体结构的侧横截面视图。

图36示出了根据本发明的实施例的在打开共享虚设栅极之后图35的半导体结构的侧横截面视图。

图37示出了根据本发明的实施例的在形成衬垫之后图36的半导体结构的侧横截面视图。

图38示出了根据本发明的实施例的在去除共享虚设栅极之后图37的半导体结构的侧横截面视图。

图39示出了根据本发明的实施例的在形成用于p型场效应晶体管的功函数(workfunction)金属之后图38的半导体结构的侧横截面视图。

图40示出了根据本发明的实施例的在图案化p型功函数金属之后图39的半导体结构的侧横截面视图。

图41示出了根据本发明的实施例的在形成用于n型场效应晶体管的功函数金属之后图40的半导体结构的侧横截面视图。

图42示出了根据本发明的实施例的在用金属填充之后的图41的半导体结构的侧横截面视图。

图43示出了根据本发明的实施例的在金属的凹陷和栅极自对准接触帽盖层的形成之后的图42的半导体结构的侧横截面视图。

图44示出了根据本发明的实施例的在形成用于接入接触的过孔之后的图43的半导体结构的侧横截面视图。

图45示出了根据本发明的实施例的图44的半导体结构的俯视图。

具体实施方式

本文中可以在用于垂直传输场效应晶体管的替换金属栅极工艺的例示性方法以及使用这种方法形成的例示性装置、系统和器件的上下文中描述本发明的例示性实施例。然而，应当理解，本发明的实施例不限于例示性方法、装置、系统和设备，而是更广泛地适用于其他合适的方法、装置、系统和设备。

场效应晶体管(FET)是具有源极、栅极和漏极并且具有取决于载流子(电子或空穴)沿着在源极和漏极之间延伸的沟道的流动的作用的晶体管。可通过栅极下方的横向电场来控制通过源极与漏极之间的沟道的电流。

FET广泛用于开关、放大、滤波和其他任务。FET包括金属氧化物半导体(MOS)FET(MOSFET)。互补MOS(CMOS)器件被广泛使用，其中，n型和p型晶体管(NFET和PFET)都被用于制造逻辑和其他电路。FET的源极区和漏极区通常通过向沟道的任一侧上的半导体主体的目标区域添加掺杂剂来形成，其中栅极形成在沟道之上。栅极包括沟道之上的栅极电介质和栅极电介质之上的栅极导体。栅极电介质是绝缘体材料，该绝缘体材料在向栅极导体施加电压时防止大的泄漏电流流入沟道，同时允许所施加的栅极电压在沟道中产生横向电场。

集成电路器件对高密度和性能的日益增长的需求需要开发新的结构和设计特征，包括缩小栅极长度和器件的其他尺寸减小或缩放。然而，持续的缩放正达到常规制造技术的限制。

垂直FET工艺流程对用于下游处理步骤(例如，顶部源极/漏极外延生长和掺杂剂激活退火工艺)的热预算具有严格约束，这是因为在处理中较早地形成高k金属栅极(HKMG)模块。沟道长度(L栅极)高度依赖于金属栅极凹陷处理，这导致L栅极中的大芯片变化。用于顶部源极/漏极模块的高温工艺(例如，大于550摄氏度(℃))引起阈值电压(Vt)移位、反型厚度(inversion thickness，Tinv)的增加以及由于氧和金属扩散到沟道中而引起的泄漏电流度量(Toxgl)降级。由此，需要用于垂直传输FET(VTFET)的替换金属栅极(RMG)工艺流程。

本发明的实施例提供用于用RMG工艺形成VTFET器件的技术，消除了栅极堆叠的热预算的限制。本文公开的RMG工艺提供精确的L栅极定义以及自对准顶部结。除了提供用于用RMG工艺形成VTFET的技术之外，实施例还允许形成具有多个沟道长度的VTFET、避免栅极到源极/漏极区短路的自对准栅极帽盖形成、以及具有可忽略的n/p边界移位的CMOS图案化。

现在将参考图1-45描述用于使用RMG工艺形成VTFET、包括具有多个沟道长度的VTFET和CMOS VTFET器件的例示性工艺。

图1示出了半导体结构的侧横截面视图100，该半导体结构包括衬底102，在衬底102中形成有多个鳍101。如所示出的，鳍101中的每个鳍由硬掩模104覆盖。鳍101可以使用侧壁图像转移(SIT)或其他适当的技术(例如，光刻和包括反应离子蚀刻(RIE)等的蚀刻)来形成。鳍101中的每个鳍可以具有在5纳米(nm)至10nm的范围内的宽度或水平厚度(在方向X-X”)，但是如针对特定应用所期望的，可以使用高于或低于该范围的其他宽度。鳍101中的每一个可以具有范围从30nm到150nm的高度或垂直厚度(在方向Y-Y”)，但是如针对特定应用所期望的，可以使用高于或低于该范围的其他高度。鳍101中的相邻鳍之间的间隔可以在20nm至100nm的范围内，但是其他间隔可以根据特定应用的需要来使用。

在本发明的一些实施例中，衬底102包括由硅(Si)形成的半导体衬底，但是可以使用其他合适的材料。例如，衬底102可以包括任何适当的衬底结构，例如块状半导体。衬底102可包括含硅材料。适合于衬底102的含Si材料的说明性示例可以包括但不限于Si、硅锗(SiGe)、碳化硅锗(SiGeC)、碳化硅(SiC)及其多层。尽管硅是晶圆制造中主要使用的半导体材料，但是备选的半导体材料可以用作附加层，例如但不限于锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)、SiGe、碲化镉(CdTe)、硒化锌(ZnSe)等。通过如上所述图案化衬底102来形成鳍101，因此鳍101可以由与衬底102相同的材料形成。

衬底102可以具有基于将在其上形成的鳍101或其他特征的数量而根据需要选择的宽度或水平厚度(X-X”)。衬底102可以具有在20nm至500nm范围内的高度或竖直厚度(在方向Y-Y”)，但也可以根据具体应用的需要使用高于或低于该范围的其他高度。

可以在整个衬底的顶表面之上初始地形成硬掩模104，之后使用SIT或其他合适的技术来进行图案化，其中，通过对衬底的由图案化的硬掩模104暴露的部分进行蚀刻来形成鳍101。硬掩模104可由氮化硅(SiN)形成，但也可使用其他合适的材料，例如氧化硅(SiOX)、二氧化硅(SiO2)及氮氧化硅(SiON)。硬掩模104可以具有在20nm至100nm范围内的高度或垂直厚度(在方向Y-Y”)，但也可以根据具体应用的需要使用高于或低于该范围的其他高度。

图2示出了在衬底102的顶表面之上围绕鳍101形成底部源极/漏极区106并且在底部源极/漏极区106之上围绕鳍101形成底部间隔体108之后图1的半导体结构的侧横截面视图200。

底部源极/漏极区106可以适当地掺杂，例如使用离子注入、气相掺杂、等离子体掺杂、等离子体浸没离子注入、团簇掺杂、注入掺杂、液相掺杂、固相掺杂等。n型掺杂剂可选自磷(P)、砷(As)和锑(Sb)的组，并且p型掺杂剂可选自硼(B)、氟化硼(BF2)、镓(Ga)、铟(In)和铊(T1)的组。可以通过外延生长工艺形成底部源极/漏极区106。在一些实施例中，外延工艺包括原位掺杂(在外延期间将掺杂剂并入外延材料中)。外延材料可以从气态或液态前体生长。可以使用气相外延(VPE)、分子束外延(MBE)、液相外延(LPE)、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、超高真空化学气相沉积(UHVCVD)、低压化学气相沉积(LPCVD)、有限反应处理CVD(LRPCVD)或其他合适的工艺来生长外延材料。外延硅、硅锗(SiGe)、锗(Ge)和/或碳掺杂的硅(Si：C)硅可以在沉积期间通过添加掺杂剂来掺杂(原位掺杂)，所述掺杂剂诸如n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)，这取决于晶体管的类型。源极/漏极中的掺杂剂浓度可以在从1x1019cm-3至3x1021cm-3的范围内，或优选地在2x1020cm-3至3x1021cm-3之间。

底部源极/漏极区106可以具有在10nm至50nm的范围内的高度或垂直厚度(在方向Y-Y”)，但也可以根据具体应用的需要使用高于或低于该范围的其他高度。

使用非共形沉积和回蚀处理(例如，物理气相沉积(PVD)、高密度等离子体(HDP)沉积等)在底部源极/漏极区106之上形成底部间隔体108。底部间隔体108可以由SiO2、SiN、碳化硅氧化物(SiCO)、碳化硅氮化硼(SiBCN)等形成，但是可以使用其他合适的材料。底部间隔体108可以具有在3nm至10nm范围内的高度或竖直厚度(在方向Y-Y”)，但也可以根据具体应用的需要使用高于或低于这个范围的其他高度。

图3示出了在虚设栅极形成之后的图2的半导体结构的侧横截面视图300。虚设栅极形成包括在底部间隔体108的顶表面之上和在鳍101和硬掩模104的侧壁上形成氧化物110。氧化物110可通过共形沉积工艺形成，例如原子层沉积(ALD)或化学气相沉积(CVD)。氧化物110可由SiO2、SiON等形成，但可使用其他合适的材料。氧化物110可具有2nm至6nm范围内的均匀厚度，但如特定应用所需，可使用高于或低于该范围的其他厚度。

使用诸如CVD或ALD之类的处理，在氧化物110之上形成虚设栅极112。虚设栅极112可由非晶硅(a-Si)、非晶硅锗(a-SiGe)、SiO2、氧化钛(TiO2)或另一合适的材料形成。

图4示出了在虚设栅极112的凹陷和去除鳍101的侧壁上的氧化物110的暴露部分以及设置在鳍101之上的硬掩模104之后图3的半导体结构的侧横截面视图400。可以使用诸如湿法蚀刻、RIE等的处理来使虚设栅极112和氧化物110凹陷。虚设栅极112和氧化物110可以凹陷5nm至20nm范围内的深度(在方向Y-Y”)，也可以使用其他深度，只要鳍101的在硬掩模104下方的侧壁的至少一部分被暴露。

图5示出了在去除硬掩模104并形成顶部间隔体114之后图4的半导体结构的侧横截面视图500。可以使用选择性干法或湿法蚀刻工艺来去除硬掩模104。可以使用诸如ALD或CVD处理的共形沉积来形成顶部间隔体114。顶部间隔体114可由SiN、SiO2或例如SiON、SiOC、SiBCN等其他合适材料形成。顶部间隔体114可以具有在3nm至10nm范围内的均匀厚度，也可以根据具体应用的需要使用高于或低于该范围的其他厚度。

图6示出了在形成和激活顶部结116之后图5的半导体结构的侧截面视图600。离子注入、等离子体掺杂或另一合适的工艺用于在鳍101的顶部处形成顶部结116(例如，重掺杂区)。顶部结116可以使用包括从磷(P)、砷(As)和锑(Sb)的组中选择的n型掺杂剂和从硼(B)、氟化硼(BF2)、镓(Ga)、铟(In)和铊(T1)的组中选择的p型掺杂剂的掺杂剂。顶部结116的高度在顶部间隔体114的底表面下方的鳍的区域中延伸。顶部结116可以具有在5nm至20nm的范围内的高度或竖直厚度(在方向Y-Y”)，但是如针对特定应用所期望的，也可以使用高于或低于该范围的其他高度。

图7示出了在用隔离或级间电介质(ILD)层118填充之后的图6的半导体结构的侧横截面视图700。隔离层118可由SiO2或另一合适的材料(诸如SiOC、SiON等)形成。隔离层118可以通过用隔离材料填充，随后使用化学机械抛光或平坦化(CMP)平坦化到顶部间隔体114的顶表面来形成。

图8示出了在形成间隔体120和ILD层122之后图7的半导体结构的侧横截面视图800。间隔体120可由SiN形成，也可以使用其他合适的材料诸如SiO2、SiON、SiBCN、SiCO等。间隔体120可以具有在5nm至15nm的范围内的高度或竖直厚度(在方向Y-Y”)，也可以根据具体应用的需要使用高于或低于该范围的其他高度。间隔体120可以使用共形沉积处理(诸如ALD或CVD)来形成。

ILD 122可由SiO2形成，但其他合适的材料例如SiON、SiCO等也可以使用。ILD 122可使用CVD或ALD工艺形成。ILD 122可具有在30nm到150nm的范围内的高度或垂直厚度(在方向Y-Y”上)，但如特定应用所希望，可使用高于或低于此范围的其他高度。

图9示出了在打开以暴露结116的顶部用于形成顶部源极/漏极接触之后的图8的半导体结构的侧横截面视图900。使用光刻和蚀刻或其他合适的技术在ILD 122的顶表面之上图案化掩模层124。掩模层124可由有机材料、SiO2、氧化钛(TiOx)的合适组合形成，但可使用其他合适材料。掩模层124可以具有在30nm至150nm范围内的高度或垂直厚度(在方向Y-Y”)，也可以根据具体应用的需要使用高于或低于该范围的其他高度。

掩模层124被图案化以便在鳍101的顶部之上提供开口。鳍101之上的开口的顶部比鳍101宽，诸如具有在20nm至80nm的范围内的宽度901，随着距鳍101的顶表面的距离减小，宽度901变窄到基本上匹配鳍101的宽度的宽度。ILD 122中的开口可以通过定向RIE或其他合适的处理来形成。

图10示出了在顶部源极/漏极形成之后的图9的半导体结构的侧横截面视图1000。使用诸如等离子体灰化/去除的处理来去除掩模层124。为了辅助外延生长，可以可选地执行对间隔体114和120的材料的横向蚀刻。在可选的横向蚀刻之后，顶部源极/漏极区126在结116之上(并且在通过间隔体114和120的可选的横向蚀刻而暴露的区域中)外延生长。顶部源极/漏极区126可以具有在10nm至50nm的范围内(在方向Y-Y”)的高度或垂直厚度，但是如针对特定应用所期望的，可以使用高于或低于该范围的其他高度。顶部源极/漏极区126可由与底部源极/漏极区106类似的材料形成。

图11示出了在用金属填充以在顶部源极/漏极区126之上形成金属层128之后图10的半导体结构的侧横截面图1100。金属层128(也被称为顶部源极/漏极接触金属层)可由钨(W)形成，但是诸如钛(Ti)、钴(Co)等其他合适的材料也可以使用。金属层108可以通过利用金属材料进行填充、然后使用CMP或另一种合适的技术进行平坦化以使得金属层128的顶表面与ILD 122的顶表面基本上共面来形成。

图12示出了在金属层128的凹陷并且在金属层128的顶表面之上形成自对准接触(SAC)帽盖层130(也被称为顶部源极/漏极SAC帽盖层)之后图11的半导体结构的侧横截面视图1200。可以使用湿法或干法蚀刻工艺来使金属层128凹陷。SAC帽盖层130可以使用ALD或CVD工艺来形成。金属层128可以凹陷至5nm至20nm范围内的深度，也可以根据具体应用的需要使用该范围之外的其他深度。SAC帽盖层130可以具有与金属层128凹陷的深度匹配的高度或厚度(在方向Y-Y”)，使得SAC帽盖层130具有与ILD 122的顶表面匹配的顶表面。

图13示出了在形成SAC帽盖层130之后的图11的半导体结构的另一侧截面视图1300。图12的侧横截面视图1200(以及图1-11的侧横截面视图)是垂直于鳍101截取的，而侧视截面图1300是平行于鳍101截取的。鳍101中的一个鳍在侧横截面图1300中以虚线轮廓示出，指示在该视图中其在虚设栅极112“后面”。侧横截面视图1300还示出了如图所示形成的浅沟槽隔离(STI)区103。STI区域103可由与绝缘层118和ILD 122类似的材料形成。

图14示出了在掩蔽以打开虚设栅极112之后的图12和13的半导体结构的侧截面视图1400。类似于侧横截面视图1300，侧横截面视图1400是平行于鳍101截取的。在ILD 122和SAC帽盖层130的顶表面之上图案化掩模层132。掩模层132可以用与掩模层124相似的材料和尺寸来形成。SAC帽盖层130确保在顶部源极/漏极区126与栅极之间将不存在短路。掩模层132可以如图所示被图案化以打开虚设栅极112，因为顶部源极/漏极区126之上的SAC帽盖层130由于限定外延层而不合并。暴露虚设栅极112的开口可以具有75nm或更一般地在30nm至100nm的范围内的宽度1401，也可以根据具体应用的需要使用在该范围之外的其他宽度。

图15示出了在栅极开口的侧壁上沉积衬垫134之后并且在定向蚀刻以暴露栅极开口中的虚设栅极112的顶表面之后的图14的半导体结构的侧横截面图1500。衬垫134可由类似于底部间隔体108和顶部间隔体114的材料(例如，SiN)的材料形成，但可使用其他合适的材料。衬垫134可以具有在3nm至10nm范围内的厚度，尽管可以根据具体应用的需要使用在该范围之外的其他厚度。暴露虚设栅极112的顶表面的定向蚀刻可以是定向RIE。

图16示出了在去除虚设栅极112之后图15的半导体结构的侧截面视图1600。在去除虚设栅极112之前去除掩模层132。可以使用气相蚀刻、湿法蚀刻或其他适当的处理来去除虚设栅极112，以选择性地去除氧化物层110上的虚设栅极112，这在去除虚设栅极112期间保护鳍101。在下文进一步详细描述的替换金属栅极(RMG)工艺之前，例如使用稀释的HF蚀刻来去除覆盖鳍101的氧化物层110。在去除虚设栅极112和覆盖鳍101的氧化物层110之后，看到虚设栅极112后面的鳍101，如图所示。

图17示出了在RMG工艺之后的图16的半导体结构的侧横截面视图1700，其中，栅极电介质(未示出)围绕鳍101形成，之后形成栅极导体136。

栅极电介质可以由高k电介质材料形成，也可以使用其他适当的材料。高k材料的示例包括但不限于金属氧化物，诸如氧化铪(HfO2)、氧化铪硅(Hf-Si-O)、氮氧化铪硅(HfSiON)、氧化镧(La2O3)、氧化镧铝(LaAl03)、氧化锆(ZrO2)、氧化锆硅、氮氧化锆硅、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇(Y2O3)、氧化铝(Al2O3)、氧化铅钪钽和铌酸铅锌。高k材料可以进一步包括诸如镧(La)、铝(A1)和镁(Mg)的掺杂剂。栅极电介质可以具有在2nm至5nm的范围内的均匀厚度，但是如针对特定应用所期望的，可以使用高于或低于该范围的其他厚度。

栅极导体136可由任何合适的导电材料形成，包括但不限于金属(例如，钨(W)、钛(Ti)、钽(Ta)、钌(Ru)、锆(Zr)、钴(Co)、铜(Cu)、铝(A1)、铅(Pb)、铂(Pt)、锡(Sn)、银(Ag)、金(Au)等)、导电金属化合物材料(例如，氮化钽(TaN)、氮化钛(TiN)、碳化钽(TaCX)、碳化钛(TiC)、碳化钛铝、硅化钨(WSi2)、氮化钨(WN)、氧化钌(RuO2)、硅化钴、硅化镍等)或这些和其他合适材料的任何合适的组合。导电材料可进一步包含在沉积期间或之后并入的掺杂剂。在一些实施例中，栅极导体包括用于将垂直晶体管的阈值电压设置为期望值的功函数金属(WFM)层。WFM可以是：氮化物，包括但不限于氮化钛(TiN)、氮化钛铝(TiAlN)、氮化铪(HfN)、氮化铪硅(HfSiN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钨(WN)、氮化钼(MoN)、氮化铌(NbN)；碳化物，包括但不限于碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽(TaC)、碳化铪(HfC)；以及它们的组合。

栅极导体136填充鳍101周围的区域，如所示出的，并且在间隔体的侧壁上并且围绕栅极开口的厚度在3nm至10nm的范围内，也可以根据具体应用的期望使用这个范围之外的其他厚度。

如上所述，使用RMG工艺形成栅极电介质和栅极导体136。栅极电介质膜和栅极导体136可以通过合适的沉积工艺形成，例如CVD、等离子体增强化学气相沉积(PECVD)、ALD、蒸发、PVD、化学溶液沉积或其他类似工艺。栅极电介质和栅极导体136的厚度可以根据沉积工艺以及所使用的栅极电介质材料的成分和数量而变化。

图18示出了在如图所示的栅极开口中填充金属层138(也被称为栅极接触金属层)之后图17的半导体结构的侧横截面视图1800。金属层138可以使用CMP或其他适当的处理来平坦化，以具有与ILD 122的顶表面基本上共面的表面。金属层138可以由类似于金属层128的材料的材料形成。

图19示出了在金属层138的凹陷以及SAC帽盖层140(也被称为栅极SAC帽盖层)的形成之后的图18的半导体结构的侧横截面视图1900。SAC帽盖层140可以由与SAC帽盖层130相似的材料形成，并且具有相似的厚度。可使用与用于金属层128的凹陷的处理类似的处理来使金属层138凹陷。

图20示出了在对掩模层142进行图案化并且形成到底部源极/漏极区106的开口之后图19的半导体结构的侧横截面视图2000。掩模层142可用与上文相对于掩模层124所述的材料和尺寸类似的材料和尺寸来形成。可以通过定向RIE或其他合适的处理来形成到底部源极/漏极区106的开口。

图21示出了在对底部源极/漏极区106的开口中填充金属层144(也被称为底部源极/漏极接触金属层)之后图20的半导体结构的侧横截面视图2100。图21还示出了金属层144的凹陷以及SAC帽盖层146(也被称为底部源极/漏极帽盖层)的形成。金属层144可由与金属层128和138类似的材料和利用与金属层128和138类似的工艺形成。SAC帽盖层146可以使用与关于SAC帽盖层130和140的形成所描述的工艺类似的工艺由类似的材料和类似的尺寸形成。

图22示出了在形成衬垫148和ILD 150之后图21的半导体结构的侧横截面视图2200。衬垫148可以由与顶部间隔体114和SAC帽盖层130、140和146类似的材料形成。衬垫148具有可在5nm至20nm的范围内的高度或垂直厚度(在方向Y-Y”)，也可以根据具体应用的期望使用这个范围之外的其他厚度。ILD 150可由与ILD 122类似的材料形成。ILD 150具有在30nm至150nm的范围内的高度或垂直厚度(在方向Y-Y”)，也可以根据具体应用的期望使用这个范围之外的其他厚度。

图23示出了在形成过孔152、154和156之后图22的半导体结构的侧横截面视图2300，过孔152、154和156分别提供对底部源极/漏极区106、顶部源极/漏极区126的触点和栅极导体136的接入(分别经由金属层128、138和144)。过孔152、154和156可使用共形沉积处理(诸如CVD或ALD)来形成，并且过孔152、154和156可各自在其顶表面处具有20nm至100nm范围内的宽度或水平厚度(在方向X-X”)，但在此范围之外的其他宽度可根据特定应用的需要使用。还应当理解的是，过孔152、154和156可以具有不同的宽度。

图24示出了图23的半导体结构的俯视图2400。应注意，呈现俯视图2400以说明过孔152、154和156相对于鳍101的位置，且因此为了说明的清楚起见省略了下方层的不同细节。底部源极/漏极接触过孔152可以具有30nm的厚度(在方向Y-Y’)或者更一般地在20nm至100nm的范围内，但是根据特定应用的期望可以使用其他合适的厚度。鳍101中的每个鳍可以具有45nm的长度(在方向Y-Y”)，或者更一般地在10nm至200nm的范围内，但是根据特定应用的期望可以使用其他合适的长度。如所示出的，顶部源极/漏极接触部154可以具有与鳍101的长度匹配的长度，但是这不是必需的。栅极接触过孔156可以具有20nm的厚度(在方向Y-Y”)，或者更一般地在15nm至100nm的范围内，但是可以根据具体应用的需要使用其他合适的厚度。

俯视图2400示出了半导体结构的掩模区域2401、2403和2405。掩模区域2401示出了形成底部源极/漏极106的地方。掩模区域2403示出形成栅极的地方。掩模区2405示出形成暴露虚设栅极112的开口的地方。

用于垂直晶体管的RMG方案需要通过栅极接触开口156去除虚设栅极和沉积栅极电介质和栅极导体。因为由于光刻和蚀刻的工艺变化存在栅极到源极/漏极区短路的高风险，所以应远离顶部源极/漏极区放置栅极接触开口。鳍101与栅极接触开口156之间的距离通常在20nm至100nm的范围内，这使得难以去除伪栅极并且沉积栅极电介质和栅极导体。然而，在示范性实施例中，在通向顶部和底部源极/漏极区的开口的顶部上形成的SAC帽盖层有利地实现RMG工艺，而没有尺寸限制和栅极到顶部源极/漏极短路。

如上所述，图1-12的侧视截面图是垂直于鳍101的长度(诸如沿图24的俯视图2400中的线A-A)截取的。图13-23的侧视截面图是平行于鳍101的长度(诸如沿着图24的俯视图2400中的线B-B)截取的。

在一些实施例中，RMG工艺可以用于形成多个不同沟道长度，用于在公共衬底上形成的VTFET。图25-34示出了用于形成多个不同沟道长度的这种处理的示例。

图25示出了与图3中所示的半导体结构类似的半导体结构的侧横截面视图2500，其中类似标记的元件由类似材料形成、具有类似尺寸和具有类似处理。然而，在图25中所示的半导体结构中，鳍布置在不同区域2501-1和2501-2中，其中STI区域2503(由与STI区域103类似的材料形成)形成在不同区域2501-1和2501-2中的鳍之间。可在形成底部源极/漏极区106之后形成STI区2503。在下文关于图25-34描述的示例工艺中，区域2501-1中的鳍用于形成“长”沟道器件，而区域2501-2中的鳍用于形成“短”沟道器件。

图26示出了在对掩模层2505在其顶表面之上进行图案化并且蚀刻以对虚设栅极112的由掩模层2505暴露的部分进行图案化或去除之后图25的半导体结构的侧横截面视图2600。掩模层2505可由与上文关于掩模层124所描述的材料类似的材料且具有与上文关于掩模层124所描述的材料类似的尺寸形成。开口2601可以具有在20nm至150nm的范围内的宽度，但可以使用高于或低于该范围的其他合适的宽度，只要虚设栅极112材料的部分足够保持围绕区域2501-1和2501-2中最接近开口2601的鳍即可。可以使用定向RIE或其他合适的处理去除由掩模层2505暴露的虚设栅极112。

图27示出了在形成衬垫2507之后图26的半导体结构的侧横截面视图2700。衬垫2507可由类似于底部间隔体108的材料(例如，SiN)形成。衬垫2507可以具有在5nm至20nm的范围内的宽度或厚度(在方向X-X”)，但可以根据具体应用的需要使用高于或低于该范围的其他合适的宽度。衬垫2508可由任何合适的沉积接着RIE形成。

图28示出了在虚设栅极112的凹陷之后的图27的半导体结构的侧横截面视图2800。虚设栅极112的凹陷可以使用与以上关于图4描述的处理类似的处理，但在图28示例中，长沟道区(例如，2501-1)中的虚设栅极112凹陷第一深度2801，而短沟道区(例如，2501-2)中的虚设栅极112凹陷第二深度2803，其中第二深度2803大于第一深度2801。在一些实施例中，第一深度2801可以在15nm至100nm的范围中，而第二深度2803在25nm至110nm的范围中，但这些范围之外的其他深度可以用于根据需要形成不同的沟道长度。应当理解，虽然图25-34示出了其中形成两个不同沟道长度的示例，实施例不限于此。取而代之的是，可以使用与参照图25-34所描述的那些技术类似的技术来根据需要形成任何数量的不同沟道长度。

虚设栅极112凹陷至不同深度2801和2803可以涉及首先使长沟道区和短沟道区两者中的虚设栅极112凹陷至深度2801，之后掩蔽或保护长沟道区中的虚设栅极112，之后是虚设栅极112在短沟道区中的附加凹陷。或者，可在保护短沟道区中的虚设栅极112的同时执行长沟道区中的虚设栅极112的凹陷，接着在保护长沟道区中的虚设栅极112的同时执行短沟道区中的虚设栅极112的凹陷(或反之亦然)。

图29示出了在形成顶部间隔体2514之后图28的半导体结构的侧横截面视图2900，顶部间隔体2514可以用与顶部间隔体114相似的材料、相似的尺寸和相似的处理来形成。在形成顶部间隔体2514之前，去除每个鳍之上的硬掩模104，并且使氧化物110凹陷以具有与周围的虚设栅极112基本共面的顶表面。在形成顶部间隔体2514之前，还移除衬垫2507。

图30示出了在形成顶部结2516之后图29的半导体结构的侧横截面视图3000。顶部结2516的形成可以使用与上文关于顶部结116的形成所描述的处理类似的处理。如图30中所示，短沟道区中的顶部结2516相对于长沟道区中的顶部结2516是“更长的”或具有更大的竖直厚度。长沟道区和短沟道区两者中的顶部结2516在周围的虚设栅极112的表面下方延伸至2nm至10nm范围内的深度，但可以根据具体应用的期望使用这个范围之外的其他合适的深度。然而，顶部结2516应当与栅极导体重叠，否则晶体管性能可能由于未掺杂区而降级。

图31示出了在形成隔离层2518、间隔体2520和ILD 2522之后图30的半导体结构的侧横截面视图3100。隔离层2518、间隔体2520和ILD 2522可以分别由与以上关于隔离层118、间隔体120和ILD122所描述的材料类似的材料、以类似的尺寸和使用类似的工艺形成。

图32示出了通过使用图案化掩模层2524在打开以暴露顶部结2516之后图31的半导体结构的侧横截面视图3200。掩模层2524可以类似于上文关于掩模层124所述的方式图案化。暴露顶部结2516的开口可以使用类似于以上关于图9所描述的工艺来形成。

图33示出了在形成顶部源极/漏极区2526并且在顶部源极/漏极区2526之上形成金属层2528之后图32的半导体结构的侧横截面视图3300。顶部源极/漏极区2526可以由与以上关于顶部源极/漏极区126所描述的材料类似的材料、以类似的尺寸和使用类似的工艺来形成。然而，图33展示了不执行图10的可选横向蚀刻的实施例。然而，在其他实施例中，以上关于图10所描述的可选的横向蚀刻还可以用于形成顶部源极/漏极区2526。金属层2528可由与上文相对于金属层128所描述的材料类似的材料、以类似大小设定且使用类似工艺形成。

图34示出了在凹陷金属层2528并且形成SAC帽盖层2530(这里也被称为顶部源极/漏极SAC帽盖层)之后图33的半导体结构的侧横截面视图3400。金属层2528的凹陷和SAC帽盖层2530的形成可以使用与以上关于图12所描述的处理类似的处理。SAC帽盖层2530可以由与SAC帽盖层130相似的材料和以相似的尺寸形成。

类似于图1-12，图25-34是垂直于鳍(例如，沿着图24的俯视图2400中的线A-A)截取的横截面视图。图34的半导体结构可以经受类似于以上关于图13-23所描述的RMG的进一步处理。

本文中所描述的RMG技术还可用于形成CMOS器件或用于CMOS图案化。现在将关于图35-45描述用于CMOS图案化的RMG工艺。

图35示出了具有共享的虚设栅极3512的半导体结构的侧横截面视图3500。图35的半导体结构包括衬底3502、STI区域3503、底部源极/漏极区3506-1和3506-2(统称为底部源极/漏极区3506)、底部间隔体3508、顶部间隔体3510、ILD 3522、顶部源极/漏极区3526-1和3526-2(统称为顶部源极/漏极区3526)、金属层3528和SAC帽盖层3530，它可以分别地与上文关于衬底102、STI区域103、底部源极/漏极区106、底部间隔体108、顶部间隔体110、ILD122、顶部源极/漏极区126、金属层128和SAC帽盖层130所述的由类似的材料形成、具有类似的尺寸及使用类似的处理。然而，图35示出了CMOS布置，具有形成NFET的第一鳍3501-1和形成PFET的第二鳍3502-2。鳍3501-1和3501-2(统称为鳍3501)以虚线轮廓示出，因为它们在侧横截面视图3500中在共享虚设栅极3512“后面”。

NFET的底部源极/漏极区3506-1和顶部源极/漏极区3526-1可掺杂有n型掺杂剂，底部源极/漏极区3506-2和顶部源极/漏极区3526-2掺杂有p型掺杂剂。鳍3501-1与3501-2之间的距离3505可以是75nm，或者更一般地在30nm至100nm的范围内，但可以根据需要使用在该范围之外的其他距离，只要存在足够的空间用于使用以下描述的处理来形成共享栅极接触。

图36示出了在使用图案化掩模层3532打开共享虚设栅极3512之后图35的半导体结构的侧横截面视图3600。可以使用与以上关于图14描述的处理类似的处理来形成到共享虚设栅极3512的开口。掩模层3532可以用与掩模层132相似的材料和相似的尺寸形成。

图37示出了在使用类似于以上关于图15所描述的处理形成衬垫3534之后图36的半导体结构的侧横截面视图3700。衬垫3534可由与衬垫134类似的材料和类似的尺寸形成。

图38示出了在去除共享虚设栅极3512之后图37的半导体结构的侧横截面视图3800。可使用与上文关于虚设栅极112的移除所描述的处理类似的处理来移除共享虚设栅极3512。

图39示出了在沉积栅极电介质(未示出)和PFET WFM 3536-2(更一般地，PFET栅极导体3536-2)之后图38的半导体结构的侧横截面视图3900。最初，如所示出的，PFET WFM3536-2围绕NFET器件的鳍3501-1形成，但是在以下描述的后续处理期间被去除。PFET WFM3536-2可以由氮化物形成，例如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽硅(TaSiN)或由碳化物形成，包括但不限于碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽(TaC)，但是可以使用其他合适的材料。PFET WFM 3536-2可以使用共形沉积处理(诸如ALD或CVD)来形成。

图40示出了在对PFET WFM 3536-2进行图案化之后的图39的半导体结构的侧横截面视图4000。PFET WFM 3536-2通过阻挡PFET区域(例如，围绕鳍3501-2的PFET WFM 3536-2)而被图案化，而NFET区域中的PFET WFM 3536-2(例如，围绕鳍3501-1的PFET WFM 3536-2的部分)使用湿化学蚀刻(例如，SC1)或其他合适的处理被移除。可以使用有机聚合物层(OPL)3537在PFET区域中阻断PFET WFM 3536-2。当在NFET区中去除PFET WFM 3536-2时，围绕鳍3501-1的栅极电介质3534是可见的(栅极电介质3534类似地围绕鳍3501-2，但是在侧横截面视图4000中不可见)。虽然在从NFET区域移除PFET WFM 3536-2期间PFET区域被OPL3537阻挡，但是存在PFET区域中PFET WFM 3536-2的一些横向底切4001移除，如图所示。然而，横向底切4001是小的，这有利地对应于在栅极金属的图案化期间的非常小的n-至-p边界偏移。

图41示出了在形成NFET WFM 3536-1(更一般地，NFET栅极导体3536-1)之后图40的半导体结构的侧横截面视图4100。NFET WFM 3536-1可以使用共形沉积处理(诸如ALD或CVD)来形成。NFETWFM3536-1可由氮化物(诸如氮化钛(TiN)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽硅(TaSiN))、碳化物(包括但不限于碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽(TaC))及其组合形成，但可使用其他合适的材料。应当理解，虽然图39-41示出了形成PFETWFM 3536-2之后形成NFET WFM 3536-1，在其他实施例中，可以在形成PFET WFM 3536-2之前使用类似的处理形成NFET WFM 3536-1(例如，首先形成NFET WFM 3536-1之后阻挡NFET区域，同时从PFET区域移除NFET WFM 3536-1)。

图42示出了在用金属层3538填充之后的图41的半导体结构的侧横截面视图4200，金属层3538可以使用与金属层138类似的材料和利用与金属层138类似的处理来形成。

图43示出了在金属层3538的凹陷(以及NFET WFM 3536-1和PFET WFM 3536-2的凹陷)以及SAC帽盖层3540(也被称为栅极SAC帽盖层或共享栅极SAC帽盖层)的形成之后图42的半导体结构的侧视截面图4300。金属层3538的凹陷(以及NFET WFM 3536-1和PFET WFM3536-2的凹陷)和SAC帽盖层3540的形成可以使用与以上关于金属层138的凹陷和SAC帽盖层140的形成所描述的处理类似的处理。SAC帽盖层3540可以用与SAC帽盖层140相似的材料和相似的尺寸形成。

图44示出了在形成分别接入顶部源极/漏极区3526-1和3526-2的接触的过孔3554-1和3554-2以及形成接入共享栅极接触的过孔3556之后的图43的半导体结构的侧横截面视图4400。过孔3554-1和3554-2(统称为过孔3554)和过孔3556可由与以上关于过孔154和156的形成所描述的材料类似的材料、以类似的尺寸和使用类似的处理形成。虽然在图44中未示出，但是还形成到底部源极/漏极区3506-1和3506-2的过孔3552-1和3552-2(如图45中所示，采用与关于过孔152的形成所描述的类似的处理)。

图45示出了图44的半导体结构的俯视图4500。应当注意，呈现俯视图4500以示出过孔3552-1、3552-2、3554-1、3554-2和3556相对于鳍3501-1和3501-2的位置，并且因此为了图示的清楚起见省略了下层的不同细节。底部源极/漏极接触过孔3552-1和3552-2可具有与底部源极/漏极接触152的尺寸类似的尺寸。每个鳍3501可以具有类似于鳍101的长度(在方向Y-Y”)的长度。如所示出的，顶部源极/漏极接触3554-1和3554-2可以具有与鳍3501的长度匹配的长度，但是这不是必需的。栅极接触过孔3556可具有类似于栅极接触156的厚度的厚度。

俯视图4500示出了与掩模区域2401、2403和2405类似的掩模区域4501、4503和4505。图35-44的侧横截面视图是运行于一对鳍3501-1和3501-2截取的，例如沿着图45的俯视图4500中的线B-B。

在本发明的一些实施例中，一种形成半导体结构的方法包括：形成设置在衬底的顶表面之上的多个鳍；以及使用RMG工艺由所述多个鳍形成一个或多个VTFET。围绕VTFET中的给定VTFET的至少一个鳍的栅极包括设置在栅极接触金属层之上的栅极SAC帽盖层，栅极接触金属层被设置成与至少一个鳍的端部相邻。

形成一个或多个VTFET可以包括：形成底部源极/漏极区，所述底部源极/漏极区设置在所述衬底的顶表面之上并围绕所述多个鳍；以及形成设置在所述底部源极/漏极区之上的底部间隔体。

形成一个或多个VTFET可进一步包括：形成设置在底部间隔体和多个鳍的侧壁之上的氧化物层；形成设置在氧化物层之上的虚设栅极；使虚设栅极凹陷到多个鳍的顶表面之下；去除氧化物层的暴露部分；以及形成设置在虚设栅极和多个鳍之上的顶部间隔体。

形成一个或多个VTFET可进一步包括在多个鳍的上部部分中形成顶部结、形成设置在顶部间隔体之上的氧化物层、形成设置在氧化物层之上的衬垫、以及形成设置在衬垫之上的级间电介质层。

形成一个或多个VTFET可进一步包括在级间电介质层中形成顶部源极/漏极开口以暴露多个鳍中的每一个的顶部结的顶表面，形成设置在顶部结之上的顶部源极/漏极区，形成设置在顶部源极/漏极区之上的顶部源极/漏极接触金属层，使顶部源极/漏极接触金属层凹陷在级间电介质的顶表面下方，以及形成设置在凹陷的顶部源极/漏极接触金属层之上的顶部源极/漏极SAC帽盖层。

形成一个或多个VTFET可进一步包括在级间电介质层中形成栅极开口以暴露设置在虚设栅极之上的顶部间隔体的一部分，在所述级间电介质层的所述开口的侧壁上沉积衬垫，蚀刻所述顶部间隔体的所述暴露部分以暴露所述虚设栅极的一部分，去除所述虚设栅极，执行所述替换金属栅极工艺以形成围绕所述一个或多个鳍的栅极电介质并且形成围绕所述栅极电介质的金属栅极导体，在所述级间电介质层中的所述栅极开口的剩余部分中填充所述栅极接触金属层，使所述栅极接触金属层凹陷到所述级间电介质层的所述顶表面下方，以及形成设置在凹陷的栅极接触金属层之上的栅极SAC帽盖层。

形成一个或多个VTFET可进一步包括在级间电介质层中形成底部源极/漏极开口以暴露底部源极/漏极区的顶表面的一部分，在设置在底部源极/漏极区的顶表面的暴露部分之上的底部源极/漏极开口中填充底部源极/漏极接触金属层，使底部源极/漏极接触金属层凹陷到级间电介质层的顶表面下方，以及形成设置在凹陷的底部源极/漏极接触层之上的底部源极/漏极SAC帽盖层。

形成一个或多个VTFET可进一步包括形成设置在级间电介质、顶部源极/漏极SAC帽盖层、栅极SAC帽盖层和底部源极/漏极SAC帽盖层之上的附加衬垫，形成布置在所述附加衬垫之上的附加级间电介质，在所述附加衬垫、附加级间电介质、顶部源极/漏极SAC帽盖层、栅极SAC帽盖层和底部源极/漏极SAC帽盖层中形成过孔，以暴露顶部源极/漏极接触金属层、栅极接触金属层和底部源漏接触金属层的顶表面的部分，以及在过孔中形成顶部源极/漏极接触、栅极接触和底部源极/漏极接触。

形成一个或多个VTFET可以进一步包括：在多个鳍的第一子集与多个鳍的至少第二子集之间的衬底和底部源极/漏极区中形成至少一个浅沟槽隔离区，其中，使所述虚设栅极凹陷包括，使围绕所述多个鳍的所述第一子集的所述虚设栅极的第一部分凹陷至第一深度，并且使围绕所述多个鳍的所述第二子集的所述虚设栅极的第二部分凹陷至大于所述第一深度的第二深度。多个鳍的第一子集形成具有第一沟道长度的VTFET，并且多个鳍的第二子集形成具有小于第一沟道长度的第二沟道长度的VTFET。

使所述虚置栅极的所述第一部分凹陷并且使所述虚置栅极的所述第二部分凹陷可以包括：对所述虚置栅极之上的掩模层进行图案化以暴露设置在所述至少一个浅沟槽隔离区之上的所述虚置栅极的顶表面；去除所述虚置栅极的所述暴露部分以暴露设置在所述至少一个浅沟槽隔离区之上的所述底部间隔体的一部分；以及在所述虚置栅极的暴露侧壁上形成衬垫。

该虚设栅极可以包括包围该多个鳍的对的共享虚设栅极，该多个鳍中的每一对包括形成用于给定CMOS器件的PFET和该给定CMOS器件的NFET中的一个的沟道的第一鳍、以及形成用于该给定CMOS器件的PFET和NFET中的另一个的沟道的第二鳍。

形成一个或多个VTFET可进一步包括：图案化在设置在共享虚设栅极之上的顶部间隔体之上的级间电介质层中的栅极开口；去除级间电介质层的部分以暴露顶部间隔体的顶表面的一部分；在栅极开口中的级间电介质层的暴露侧壁上形成衬垫；以及去除共享虚设栅极。

形成一个或多个VTFET还可以包括：形成包围第一鳍和第二鳍的栅极电介质，形成包围所述栅极电介质、该衬底的顶表面以及设置在所述级间电介质层的暴露的侧壁上的所述衬垫的第一栅极导体层，用有机聚合物层阻挡所述栅极开口的第一部分和围绕所述第一鳍的所述第一栅极导体层，去除由有机聚合物层暴露的围绕第二鳍的第一栅极导体层，去除所述有机聚合物层，以及形成包围包围第二鳍的栅极电介质的第二栅极导体层。

该方法还可以包括在接触第一栅极导体层和第二栅极导体层的栅极开口中填充栅极接触金属层，使栅极接触金属层凹陷到级间电介质的顶表面之下，以及形成设置在凹进的栅极接触金属层之上的栅极SAC帽盖层。

在本发明的一些实施例中，半导体结构包括衬底以及设置在衬底的顶表面之上的多个鳍，多个鳍包括用于利用RMG工艺形成的一个或多个VTFET的沟道。VTFET中的给定VTFET包括围绕多个鳍中的至少一个鳍的栅极，给定VTFET的栅极包括设置在栅极接触金属层之上的栅极SAC帽盖层，栅极接触金属层被设置成与至少一个鳍的端部相邻。

所述半导体结构可以进一步包括设置在所述衬底的围绕所述多个鳍的顶表面之上的底部源极/漏极区，设置在所述底部源极/漏极区之上的底部间隔体，包围所述多个鳍的所述栅极，设置在所述栅极之上的顶部间隔体，设置在所述顶部间隔体的设置在所述多个鳍中的每个鳍之上的部分上的顶部源极/漏极区，设置在所述顶部源极/漏极区之上的顶部源极/漏极接触金属层，设置在顶部源极/漏极金属接触层之上的顶部源极/漏极SAC帽盖层，设置在所述底部源极/漏极区域的一部分之上的底部源极/漏极接触金属层，以及设置在所述底部源极/漏极金属接触层之上的底部源极/漏极SAC帽盖层。

在一些实施例中，多个鳍中的至少两个鳍具有不同的高度。

在一些实施例中，给定VTFET的栅极包括围绕多个鳍的对的共享栅极，多个鳍中的每一对包括为给定CMOS器件的PFET和给定CMOS器件的NFET中的一个形成沟道的第一鳍以及为给定CMOS器件的PFET和NFET中的另一个形成沟道的第二鳍。

在本发明的一些实施例中，共享栅极包括围绕第一鳍的第一栅极导体和围绕第二鳍的第二栅极导体，栅极接触金属层接触第一栅极导体和第二栅极导体。

在本发明的一些实施例中，一种集成电路包括一个或多个VTFET，所述一个或多个VTFET包括衬底以及设置在所述衬底的顶表面之上的多个鳍，所述多个鳍包括用于利用RMG工艺形成的所述一个或多个VTFET的沟道。VTFET中的给定VTFET包括围绕多个鳍中的至少一个鳍的栅极，给定VTFET的栅极包括设置在栅极接触金属层之上的栅极SAC帽盖层，栅极接触金属层被设置成与至少一个鳍的端部相邻。

应了解，上文论述中提供的不同材料、处理方法(例如，蚀刻类型、沉积类型等)和尺寸仅以示例的方式呈现。可根据需要使用各种其他合适的材料、处理方法和尺寸。

根据上述技术的半导体器件及其形成方法可以用于不同应用、硬件和/或电子系统中。用于实现本发明的实施例的合适的硬件和系统可以包括但不限于传感器、感测设备、个人计算机、通信网络、电子商务系统、便携式通信设备(例如，蜂窝电话和智能电话)、固态介质存储设备、功能电路等。包含半导体器件的系统和硬件是本发明设想的实施例。给定本文所提供的教导，本领域普通技术人员将能够构想本发明的实施例的其他实现和应用。

可在集成电路中实施上文所描述的不同结构。所得到的集成电路芯片可以由制造商以原始晶圆形式(即，作为具有多个未封装芯片的单个晶圆)、作为裸片或以封装形式分布。在后一种情况下，芯片安装在单个芯片封装(诸如塑料载体，具有固定到母板或其他更高级载体的引线)中或多芯片封装(诸如具有表面互连或掩埋互连之一或两者的陶瓷载体)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理装置集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，范围从玩具和其他低端应用至具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。

已经出于说明的目的呈现了本发明的不同实施例的描述，但并不旨在是穷尽性的或局限于所披露的实施例。在不脱离本发明的范围的情况下，许多修改和变化对本领域的普通技术人员而言将是显而易见的。选择在此使用的术语以最佳地解释本发明的实施例的原理、在市场上找到的技术上的实际应用或技术改进，或使得本领域普通技术人员能够理解在此披露的本发明的实施例。