阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 一条尚生 小野升太郎 山下浩明 于 2019-01-09 设计创作，主要内容包括：一种半导体装置具备：包括第1导电型的第1半导体层的半导体部；设置在半导体部上的第1电极；被第1电极包围的第2电极；被第2电极包围的第3电极。半导体部还包括：选择性设置在第1半导体层与第1电极之间的第2导电型的第2半导体层；选择性设置在第2半导体层与第1电极之间的第1导电型的第3半导体层；具有设置在第1半导体层与第2电极及第3电极间的主部和设置在第1半导体层与第1电极间的外缘部的第2导电型的第4半导体层；选择性设置在第4半导体层中并具有与第1电极电连接的部分的第1导电型的第5半导体层；以及,具备设置在第4半导体层中的与第5半导体部分离的位置且与第3电极电连接的部分的第1导电型的第6半导体层。(A semiconductor device includes: a semiconductor section including a 1 st semiconductor layer of a 1 st conductivity type; a 1 st electrode provided on the semiconductor portion; a 2 nd electrode surrounded by the 1 st electrode; a 3 rd electrode surrounded by the 2 nd electrode. The semiconductor section further includes: a 2 nd semiconductor layer of the 2 nd conductivity type selectively provided between the 1 st semiconductor layer and the 1 st electrode; a 3 rd semiconductor layer of the 1 st conductivity type selectively provided between the 2 nd semiconductor layer and the 1 st electrode; a 4 nd semiconductor layer of 2 nd conductivity type having a main portion provided between the 1 st semiconductor layer and the 2 nd and 3 rd electrodes and an outer edge portion provided between the 1 st semiconductor layer and the 1 st electrode; a 5 th semiconductor layer of a 1 st conductivity type selectively provided in the 4 th semiconductor layer and having a portion electrically connected to the 1 st electrode; and a 6 th semiconductor layer of the 1 st conductivity type provided at a position separated from the 5 th semiconductor section in the 4 th semiconductor layer and electrically connected to the 3 rd electrode.)

半导体装置

关联申请

本申请享受以日本专利申请2018－168849号(申请日：2018年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及半导体装置。

背景技术

在半导体装置的制造过程中，为了避免实用时的偶发故障，优选实施初始筛选。例如，通过向MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的栅极电极与背栅之间施加超过栅极电压的额定值的高电压，能够除去栅极绝缘膜的初始不良。但是，保持能够向栅极绝缘膜施加高电压的构造不变的情况下，无法避免在筛选后超过额定值的高电压被施加到栅极绝缘膜而栅极绝缘膜受到损伤的情况。

发明内容

实施方式提供使栅极绝缘膜的可靠性提高的半导体装置。

实施方式的半导体装置具备：半导体部，包括第1导电型的第1半导体层；第1电极，设置在上述半导体部上；第2电极，隔着第1绝缘膜设置在上述半导体部上，在从上方观察被上述第1电极包围的位置处，与上述第1电极分离地设置；第3电极，设置在上述半导体部上，在从上方观察被上述第2电极包围的位置处，与上述第2电极分离地设置；以及控制电极，设置在上述半导体部与上述第1电极之间，隔着第2绝缘膜而与上述半导体部电绝缘，隔着第3绝缘膜而与上述第1电极电绝缘。上述半导体部还包括第2导电型的第2半导体层、第1导电型的第3半导体层、第2导电型的第4半导体层、第1导电型的第5半导体层、以及第1导电型的第6半导体层。上述第2半导体层选择性地设置在上述第1半导体层与上述第1电极之间，上述第3半导体层选择性地设置在上述第2半导体层与上述第1电极之间，且与上述第1电极电连接。上述第4半导体层具有设置在上述第1半导体层与上述第2电极之间以及上述第1半导体层与上述第3电极之间的主部、和设置在上述第1半导体层与上述第1电极之间的外缘部。上述第5半导体层选择性地设置在上述第4半导体层中，具有位于上述第4半导体层的上述外缘部与上述第1电极之间、并与上述第1电极电连接的部分。上述第6半导体层设置在上述第4半导体层中的与上述第5半导体层分离的位置，具有位于上述第4半导体层的上述主部与上述第3电极之间、并与上述第3电极电连接的部分。上述控制电极配置在隔着上述第2绝缘膜而与上述第1半导体层、上述第2半导体层以及上述第3半导体层面对的位置。

附图说明

图1(a)以及图1(b)是表示实施方式的半导体装置的示意图。

图2是表示实施方式的半导体装置的电路图。

图3(a)以及图3(b)是表示实施方式的半导体装置的安装形态的示意图。

图4是表示实施方式的变形例的半导体装置的示意图。

图5(a)以及图5(b)是表示实施方式的其他变形例的半导体装置的示意图。

具体实施方式

以下，参照附图对实施方式进行说明。对于附图中的相同部分，赋予相同的标号并适当省略其详细的说明，而对不同的部分进行说明。另外，附图是示意性的或者是概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等不一定与现实的情况相同。此外，即使是表示相同部分的情况，也有根据附图而彼此的尺寸、比率被不同地表示的情况。

进而，使用各图中所示的X轴、Y轴以及Z轴对各部分的配置以及结构进行说明。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。此外，有时将Z方向作为上方、将其相反方向作为下方来说明。

图1(a)以及图1(b)是表示实施方式的半导体装置1的示意图。图1(a)是表示沿着图1(b)中所示的A－A线的截面的示意图。图1(b)是表示半导体装置1的上表面的一部分的俯视图。半导体装置1例如是MOSFET。此外，半导体装置1并不限定于该例，例如也可以是IGBT(Insulated Gate bipolar transistor)。

如图1(a)所示，半导体装置1具备半导体部10、漏极电极20、源极电极30以及栅极电极40。半导体部10包括晶体管区域TRR和保护元件区域PER。这里，晶体管区域TRR例如是作为MOSFET进行动作的区域，栅极电极40配置在晶体管区域TRR之上。保护元件区域PER例如包括防止MOSFET上被施加过电压的保护元件。

漏极电极20设置在半导体部10的背面上。源极电极30设置在晶体管区域TRR之上。栅极电极40例如配置在晶体管区域TRR与源极电极30之间。

半导体部10例如包括n型漂移层11、n型漏极层13、p型扩散层15、n型源极层17以及p型接触层19。

n型漏极层13设置在n型漂移层11与漏极电极20之间。n型漏极层13与漏极电极20接触，包含比n型漂移层11的n型杂质高浓度的n型杂质。

p型扩散层15设置在n型漂移层11与源极电极30之间，例如与n型漂移层11接触。在n型漂移层11与p型扩散层15之间形成pn结。n型源极层17选择性地设置在p型扩散层15与源极电极30之间，与p型扩散层15接触。n型源极层17电连接于源极电极30。n型源极层17包含比n型漂移层11的n型杂质高浓度的n型杂质。p型接触层19选择性地设置在p型扩散层15与源极电极30之间，电连接于p型扩散层15以及源极电极30。

n型源极层17以及p型扩散层15在沿着半导体部10的表面的方向上并列地配置。p型接触层19包含比p型扩散层15的p型杂质高浓度的p型杂质。

栅极电极40以隔着栅极绝缘膜45而与n型漂移层11的一部分、p型扩散层15的一部分以及n型源极层17的一部分面对的方式配置。此外，栅极电极40通过绝缘膜47而与源极电极30电绝缘。栅极电极40例如以在X方向上相互分离的方式配置，源极电极30电连接于在相邻的栅极电极40之间露出的n型源极层17以及p型接触层19。

半导体装置1还具备栅极焊盘50和接触焊盘60。栅极焊盘50隔着绝缘膜55而设置在保护元件区域PER之上。栅极焊盘50在未图示的部分处电连接于栅极电极40，通过绝缘膜55而与半导体部10电绝缘。

半导体部10还包括p型半导体层21、n型半导体层23以及n型半导体层25。p型半导体层21例如与p型扩散层15同时形成，包含与p型扩散层15的p型杂质相同浓度水平的p型杂质。n型半导体层23以及n型半导体层25例如与n型源极层17同时形成，包含与n型源极层17的n型杂质相同浓度水平的n型杂质。

p型半导体层21设置在n型漂移层11与栅极焊盘50之间、以及n型漂移层11与接触焊盘60之间。此外，p型半导体层21包含位于n型漂移层11与源极电极30之间的部分。

n型半导体层23选择性地设置在p型半导体层21中，电连接于源极电极30。p型半导体层21包含位于n型漂移层11与源极电极30之间的部分，n型半导体层23设置在p型半导体层21与源极电极30之间。n型半导体层23以在设置于绝缘膜55的接触孔57的底面露出的方式设置，与在接触孔57内延伸的源极电极30的一部分电连接。

n型半导体层25选择性地设置在p型半导体层21中。n型半导体层25位于p型半导体层21与接触焊盘60之间，在半导体部10的表面露出。n型半导体层25在设置于绝缘膜55的接触孔59的底面露出，接触焊盘60经由在接触孔59中延伸的部分而与n型半导体层25电连接。

如图1(b)所示，栅极焊盘50例如设置在从上方观察被源极电极30包围的位置。栅极焊盘50具有向源极电极30的外侧延伸的布线部50f。布线部50f在未图示的部分处电连接于栅极电极40。栅极焊盘50与源极电极30分离地设置，与源极电极30电绝缘。

接触焊盘60以与栅极焊盘50分离的方式设置在栅极焊盘50的内侧。接触焊盘60在与栅极焊盘50之间具有空间，与栅极焊盘50电绝缘。

例如，n型半导体层23以从上方观察时包围栅极焊盘50的方式配置。此外，n型半导体层25以从上方观察时位于栅极焊盘50的中央的方式设置。此外，接触焊盘60例如以从上方观察时位于n型半导体层25的中央的方式设置。

图2是表示实施方式的半导体装置1的电路图。如图2所示，半导体装置1具备与MOSFET的漏极连接的漏极电极20、与源极连接的源极电极30、以及与栅极电极40连接的栅极焊盘50。

源极电极30还连接于MOSFET的背栅。即，经由p型接触层19连接于p型扩散层15(参照图1(a))。由此，能够向源极电极30与栅极焊盘50之间施加电压，对栅极绝缘膜45赋予电压负荷(stress)。即，在半导体装置1中，能够经由源极电极30以及栅极焊盘50向栅极绝缘膜45施加筛选电压。

进而，源极电极30经由保护元件PE连接于接触焊盘60。保护元件PE例如是包括p型半导体层21、n型半导体层23以及n型半导体层25的恒压元件(例如，齐纳二极管)。

在半导体装置1的制造过程中，实施向源极电极30与栅极焊盘50之间施加规定电压的筛选，除去包含栅极绝缘膜45的不良在内的元件。然后，将栅极焊盘50与接触焊盘60电连接。由此，能够避免比保护元件PE的击穿电压高的电压施加到栅极绝缘膜45。结果，能够避免栅极绝缘膜45的损伤，提高其可靠性。保护元件PE的击穿电压例如能够通过n型半导体层23与n型半导体层25的间隔LD得到控制(参照图1(a))。

图3(a)以及图3(b)是表示实施方式的半导体装置1的安装形态的示意图。图3(a)是表示半导体装置1的上表面的一部分的示意图。图3(b)是表示半导体装置1的截面的示意图。

如图3(a)以及图3(b)所示，在源极电极30以及栅极焊盘50之上例如分别接合有接合线(以下，金属线73及75)。金属线73例如将源极电极30与安装基板的接地端子(未图示)电连接。金属线75例如将栅极焊盘50与安装基板的栅极端子(未图示)电连接。此外，金属线75也可以连接于在安装基板上设有栅极焊盘50的栅极电路(未图示)。

接触焊盘60例如位于与栅极焊盘50电连接的金属线75的端部之下。接触焊盘60的X方向以及Y方向的尺寸例如比金属线75的端部的尺寸小。因此，金属线75以将栅极焊盘50与外部的端子或电路电连接并且与接触焊盘60电连接的方式被接合。即，在本实施方式中，仅通过将金属线75接合在栅极焊盘50之上，能够将栅极焊盘50与接触焊盘60电连接。由此，能够简化半导体装置1的安装工序，提高制造效率。另外，实施方式并不限定于金属线，例如也可以是使用连接件将栅极焊盘与外部引脚连接的形态。

图4是表示实施方式的变形例的半导体装置2的示意图。图4是表示半导体装置2的上表面的一部分的俯视图。

如图4所示，半导体装置2具有多个接触焊盘60。接触焊盘60分别配置在被栅极焊盘50包围的位置。此外，接触焊盘60与栅极焊盘50分离地设置，与栅极焊盘50电绝缘。多个接触焊盘60与n型半导体层25电连接(参照图1(a))。在该例中，例如即使金属线75(参照图3(a))的接合位置偏离，栅极焊盘50也会与多个接触焊盘60中的某一个电连接。

图5(a)以及图5(b)是表示实施方式的其他变形例的半导体装置3的示意图。图5(a)是表示半导体装置3的截面的示意图。图5(b)是表示半导体装置3的上表面的一部分的俯视图。

如图5(a)所示，在半导体装置3的保护元件区域PER中，在n型半导体层23与n型半导体层25之间，交替地配置有p型半导体层27和n型半导体层29。p型半导体层27以及n型半导体层29在p型半导体层21中被选择性地设置。p型半导体层27例如包含比p型半导体层21的p型杂质高浓度的p型杂质。

如图5(b)所示，n型半导体层23以在Z方向上观察时包围栅极焊盘50的方式配置。此外，n型半导体层25配置在栅极焊盘50的中央。p型半导体层27以及n型半导体层29分别以包围n型半导体层25的方式设置。

在该例中，保护元件PE(图2参照)包括n型半导体层23、25、29以及p型半导体层27。关于保护元件PE的击穿电压，能够根据配置在n型半导体层23与n型半导体层25之间的p型半导体层27以及n型半导体层29的数量得到控制。

实施方式的保护元件PE并不限定于上述的例子，只要是与源极电极30以及接触焊盘60电连接、且不对晶体管区域TRR的动作带来影响的结构即可。

对本发明的几个实施方式进行了说明，但这些实施方式是作为例子来提示的，没有要限定发明的范围。这些新的实施方式能够以其他多种形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书记载的发明及其等价的范围中。