阅读说明：本技术 半导体器件的制作方法 (Method for manufacturing semiconductor device ) 是由 蒋洋 于洪宇 汪青 于 2020-06-02 设计创作，主要内容包括：本发明实施例公开了一种半导体器件的制作方法,包括：氧化半导体外延片表面栅介质区域的势垒层以形成第一栅介质层；形成覆盖所述第一栅介质层的钝化层并在所述钝化层形成暴露部分第一栅介质层的第一开口；基于所述第一开口对暴露的第一栅介质层以及势垒层交替进行干法氧化和湿法刻蚀工艺,直至所述势垒层对应第一开口的位置被刻蚀到预设深度；氧化所述第一开口处被刻蚀预设深度后的势垒层以形成第二栅介质层；形成覆盖所述第二栅介质层的栅极。本发明实施例实现了势垒层刻蚀深度的精确控制,能有效避免势垒层过刻蚀或刻蚀未尽的现象发生,并且能有效降低刻蚀后势垒层的表面粗糙度,提升半导体器件的饱和电流,降低栅极漏电。(The embodiment of the invention discloses a manufacturing method of a semiconductor device, which comprises the following steps: oxidizing the barrier layer of the gate dielectric region on the surface of the semiconductor epitaxial wafer to form a first gate dielectric layer; forming a passivation layer covering the first gate dielectric layer and forming a first opening exposing a part of the first gate dielectric layer on the passivation layer; alternately carrying out dry oxidation and wet etching processes on the exposed first gate dielectric layer and the barrier layer based on the first opening until the barrier layer is etched to a preset depth at a position corresponding to the first opening; oxidizing the etched barrier layer with the preset depth at the first opening to form a second gate dielectric layer; and forming a grid electrode covering the second grid dielectric layer. The embodiment of the invention realizes the accurate control of the etching depth of the barrier layer, can effectively avoid the phenomenon that the barrier layer is over-etched or under-etched, can effectively reduce the surface roughness of the etched barrier layer, improves the saturation current of a semiconductor device and reduces the electric leakage of a grid electrode.)

半导体器件的制作方法

技术领域

本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的制作方法。

背景技术

半导体(semiconductor)指常温下导电性能介于导体(conductor)与绝缘体(insulator)之间的材料，由于其导电性能的可控性，半导体在社会各领域都有着广泛的应用，其中，GaN HEMT(GaN High Electron Mobility Transistor，氮化镓高电子迁移率晶体管)器件便是一大研究热点。

在GaN HEMT器件的制备工艺中通常需要刻蚀GaN HEMT器件的势垒层以实现增强型器件或耗尽型器件，但是传统的刻蚀方法往往难以精确地掌握刻蚀深度，容易造成过刻蚀或者刻蚀未尽的现象，且刻蚀得到的表面比较粗糙，会降低器件的饱和电流。也有使用氟离子注入实现增强型器件的方法，但是氟离子注入技术的离子能量较强，容易对器件造成较大的损伤，同时氟离子在高温下的热稳定性较差，容易影响器件的可靠性，从而降低器件性能和寿命，不利于广泛应用。

发明内容

有鉴于此，本发明实施例提供一种半导体器件的制作方法，以实现精确控制刻蚀深度，降低刻蚀后表面的粗糙度，提升半导体器件的性能。

本发明实施例提供一种半导体器件的制作方法，包括：

氧化半导体外延片表面栅介质区域的势垒层以形成第一栅介质层；

形成覆盖所述第一栅介质层的钝化层并在所述钝化层形成暴露部分第一栅介质层的第一开口；

基于所述第一开口对暴露的第一栅介质层以及势垒层交替进行干法氧化和湿法刻蚀工艺，直至所述势垒层对应第一开口的位置被刻蚀到预设深度；

氧化所述第一开口处被刻蚀预设深度后的势垒层以形成第二栅介质层；

形成覆盖所述第二栅介质层的栅极。

进一步的，在半导体外延片的势垒层表面形成金属电极之前，还包括：

在衬底上依次生长缓冲层、沟道层、空间隔离层和势垒层，形成半导体外延片；

通过光刻操作定义所述半导体外延片的势垒层表面的金属电极的欧姆接触图形；

通过金属蒸镀和金属剥离在所述欧姆接触图形区域形成金属电极。

进一步的，所述金属电极包括源极和漏极，氧化半导体外延片表面栅介质区域的势垒层以形成第一栅介质层，包括：

通过光刻操作定义所述半导体外延片势垒层表面的栅介质区域，所述栅介质区域为所述源极和所述漏极之间的区域；

将所述半导体外延片置于刻蚀设备中，向所述刻蚀设备通入氧化气体使所述栅介质区域的势垒层氧化，形成第一栅介质层。

进一步的，在所述钝化层形成暴露部分第一栅介质层的第一开口，包括：

通过光刻操作在所述钝化层表面定义第一开口图形；

将半导体外延片置于刻蚀设备中，向所述刻蚀设备通入第一刻蚀气体刻蚀掉所述第一开口图形区域的钝化层，形成暴露所述第一栅介质层的第一开口。

进一步的，基于所述第一开口对暴露的第一栅介质层以及势垒层交替进行干法氧化和湿法刻蚀工艺，直至所述势垒层对应第一开口的位置被刻蚀到预设深度，包括：

将半导体外延片置于刻蚀设备中，向所述刻蚀设备通入第二刻蚀气体刻蚀掉所述第一开口处暴露的第一栅介质层，以使所述第一开口暴露所述势垒层；

对所述第一开口暴露的势垒层交替进行干法氧化和湿法刻蚀工艺，直至所述势垒层对应第一开口的位置被刻蚀到预设深度。

进一步的，对所述第一开口暴露的势垒层交替进行干法氧化和湿法刻蚀工艺，直至所述势垒层对应第一开口的位置被刻蚀到预设深度，包括：

将半导体外延片置于刻蚀设备中，向所述刻蚀设备通入氧化气体使所述第一开口处的势垒层氧化，形成氧化层；

将形成氧化层后的半导体外延片置于腐蚀性溶液中，以去除所述氧化层；

确定去除氧化层后所述势垒层对应第一开口的位置的刻蚀深度，重复上述两个步骤直至所述刻蚀深度达到预设深度。

进一步的，所述氧化气体为40sccm的氧气，所述腐蚀性溶液为稀释的盐酸溶液。

进一步的，形成覆盖所述第二栅介质层的栅极之后，还包括：

通过光刻操作在所述源极的钝化层表面定义源极pad开口图形和在所述漏极的钝化层表面定义漏极pad开口图形；

将半导体器件置于刻蚀设备中，向所述刻蚀设备通入第一刻蚀气体，刻蚀掉所述源极pad开口图形区域的钝化层，形成暴露部分源极金属的第二开口，和，刻蚀掉所述漏极pad开口图形区域的钝化层，形成暴露部分漏极金属的第三开口；

通过金属蒸镀和金属剥离在所述第二开口处形成源极pad，和在所述第三开口处形成漏极pad。

进一步的，所述刻蚀设备为电感耦合等离子体-反应离子刻蚀设备。

进一步的，所述第一刻蚀气体为SF₆/Ar，所述第二刻蚀气体为Cl₂/Ar。

本发明实施例提供的半导体器件的制作方法，通过干法氧化和湿法刻蚀工艺对势垒层进行刻蚀，实现了势垒层刻蚀深度的精确控制，能有效避免势垒层过刻蚀或刻蚀未尽的现象发生，并且能有效降低刻蚀后势垒层的表面粗糙度，提升半导体器件的饱和电流，降低栅极漏电。

附图说明

图1为本发明实施例一提供的一种半导体器件的制作方法的流程示意图；

图2为本发明实施例二提供的半导体器件的制作方法的流程视图；

图3A为本发明实施例二提供的半导体外延片的结构示意图；

图3B为本发明实施例二提供的形成隔离区域的半导体外延片的结构示意图；

图3C为本发明实施例二提供的形成金属电极的半导体外延片的结构示意图；

图3D为本发明实施例二提供的形成钝化层的半导体外延片的结构示意图；

图3E为本发明实施例二提供的形成第一开口的半导体外延片的结构示意图；

图3F为本发明实施例二提供的形成第二栅介质层的半导体外延片的结构示意图；

图3G为本发明实施例二提供的形成栅极的半导体外延片的结构示意图；

图3H为本发明实施例二提供的形成pad开口的半导体外延片的结构示意图；

图3I为本发明实施例二提供的采用half-recess刻蚀的半导体器件的结构示意图；

图3J为本发明实施例二的可替代实施例提供的采用fully-recess刻蚀的半导体器件的结构示意图；

图4A为本发明实施例三提供的形成金属电极的半导体外延片的结构示意图；

图4B为本发明实施例三提供的形成钝化层的半导体外延片的结构示意图；

图4C为本发明实施例三提供的形成栅极pad的半导体外延片的结构示意图；

图4D为本发明实施例三提供的采用无recess刻蚀的半导体器件的结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

在更加详细地讨论示例性实施例之前应当提到的是，一些示例性实施例被描述成作为流程图描绘的处理或方法。虽然流程图将各步骤描述成顺序的处理，但是其中的许多步骤可以被并行地、并发地或者同时实施。此外，各步骤的顺序可以被重新安排。当其操作完成时处理可以被终止，但是还可以具有未包括在附图中的附加步骤。处理可以对应于方法、函数、规程、子例程、子程序等等。

此外，术语“第一”、“第二”等可在本文中用于描述各种方向、动作、步骤或元件等，但这些方向、动作、步骤或元件不受这些术语限制。这些术语仅用于将第一个方向、动作、步骤或元件与另一个方向、动作、步骤或元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一开口称为第二开口，且类似地，可将第二开口称为第一开口。第一开口和第二开口两者都是开口，但其不是同一开口。术语“第一”、“第二”等而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”、“批量”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

实施例一

图1为本发明实施例一提供的一种半导体器件的制作方法的流程示意图，本实施例可适用于氮化镓等材料的大功率半导体器件的制作。如图1所示，本发明实施例一提供的半导体器件的制作方法包括：

S110、氧化半导体外延片表面栅介质区域的势垒层以形成第一栅介质层。

具体的，半导体外延片相当于半成品的半导体器件，半导体外延片的结构通常是在衬底上依次包括：缓冲层、电子沟道层和势垒层。栅介质区域是指在势垒层表面定义的需要氧化的区域，将栅介质区域的势垒层氧化，形成第一栅介质层。栅介质层也叫做绝缘氧化层，可以降低半导体器件的漏电流，提升半导体器件的耐压。

S120、形成覆盖所述第一栅介质层的钝化层并在所述钝化层形成暴露部分第一栅介质层的第一开口。

具体的，氧化势垒层形成第一栅介质层后，在第一栅介质层的表面形成一层钝化层，钝化层可以起到防护作用，防止外界的杂质颗粒进入半导体器件内部。可选的，也可以是在形成第一栅介质层后的半导体外延片的表面形成钝化层，使得钝化层的覆盖范围更广。

形成钝化层之后，通过刻蚀的方式在钝化层上形成暴露部分第一栅介质层的第一开口，即先定义第一开口的图形区域，然后通过刻蚀的方式将第一开口的图形区域的钝化层刻蚀掉，使得第一开口处被钝化层覆盖的第一栅介质层暴露。通常在第一开口处形成金属电极，故第一开口的尺寸可以根据需要形成的金属电极的尺寸确定。

S130、基于所述第一开口对暴露的第一栅介质层以及势垒层交替进行干法氧化和湿法刻蚀工艺，直至所述势垒层对应第一开口的位置被刻蚀到预设深度。

具体的，首先将第一开口处的第一栅介质层刻蚀掉，使得第一开口处被第一栅介质层覆盖的势垒层暴露，然后对第一开口处暴露的势垒层交替进行干法氧化和湿法刻蚀工艺。干法氧化工艺是指通过氧化性气体对第一开口处暴露的势垒层进行氧化操作，使得第一开口处形成氧化层；湿法刻蚀工艺是指通过刻蚀性溶液去除第一开口处氧化层，暴露势垒层，使得势垒层能够继续被氧化。

每进行一次干法氧化和湿法刻蚀工艺，就相当于将势垒层刻蚀了一个氧化层的深度，因此，对势垒层交替进行干法氧化和湿法刻蚀工艺，可以使势垒层达到一定的刻蚀深度，即，通过控制干法氧化和湿法刻蚀工艺的次数，就可以控制势垒层的刻蚀深度。一般进行一次干法氧化和湿法刻蚀工艺达到的刻蚀深度较小，如5nm，因此，势垒层的刻蚀深度可以精确控制，从而可以避免势垒层过刻蚀或刻蚀未尽的现象发生。

当势垒层的刻蚀深度达到预设深度时，停止干法氧化和湿法刻蚀工艺，完成势垒层的刻蚀。

S140、氧化所述第一开口处被刻蚀预设深度后的势垒层以形成第二栅介质层。

具体的，当势垒层被刻蚀到预设深度时，第一开口处暴露的仍旧是势垒层，因此，还需要对第一开口处的势垒层进行一次氧化，使第一开口处的形成第二栅介质层。通过氧化形成的第二栅介质层和第一栅介质层，可以作为势垒层的阻挡层，阻挡氧等离子体直接轰击到势垒层表面，从而可以有效的降低刻蚀后势垒层的表面粗糙度，提升器件的饱和电流，降低栅极漏电。

S150、形成覆盖所述第二栅介质层的栅极。

具体的，形成覆盖第二栅介质层的栅极，就是将金属材料填充到第二开口处，使得第二开口处的第二栅介质层被金属材料覆盖，形成金属电极，该金属电极通常称为栅极。可选的，可以通过金属蒸镀和金属剥离的方式形成覆盖第二栅介质层的栅极，首先在钝化层表面定义栅极图形区域，该栅极图形区域包括第一开口，然后通过金属蒸镀的方式沉积栅极金属，最后通过金属剥离的方式完成栅极的制作。

本发明实施例一提供的半导体器件的制作方法，通过干法氧化和湿法刻蚀工艺对势垒层进行刻蚀，实现了势垒层刻蚀深度的精确控制，能有效避免势垒层过刻蚀或刻蚀未尽的现象发生，并且能有效降低刻蚀后势垒层的表面粗糙度，提升半导体器件的饱和电流，降低栅极漏电。

实施例二

图2为本发明实施例二提供的半导体器件的制作方法的流程视图，本实施例是对上述实施例的进一步细化。如图2所示，本发明实施例二提供的半导体器件的制作方法包括：

S201、在衬底上依次生长缓冲层、沟道层、空间隔离层和势垒层，形成半导体外延片。

具体的，一般的半导体外延片结构通常包括衬底、缓冲层、沟道层和势垒层，本发明实施例中，在沟道层和势垒层之间加入了空间隔离层，形成了半导体外延片的异质结结构，异质结结构可以大大增加电子迁移率，多用于高速组件中。

示例性的，以GaN HEMT器件的制作工艺为例，具备异质结的GaN HEMT器件的外延片结构如图3A所示。在衬底301上一次生成缓冲层302、沟道层303、空间隔离层304和势垒层305，形成GaN HEMT异质结结构。其中，衬底的选择可以是GaN(氮化镓)、Si(单晶硅)、SiC(碳化硅)、蓝宝石中的一种或多种；缓冲层302为GaN材料，缓冲层302的厚度选择在1um-5um之间；沟道层303为i-GaN材料，其厚度选择在0.3um-1um之间；空间隔离层304为AlN(氮化铝)材料，其厚度选择在0.5nm-3nm之间；势垒层305可以是AlGaN、InAlN中的一种，其厚度选择在15nm-25nm之间，其中，若势垒层305是AlGaN，Al组分在15％-35％之间，若势垒层305是InAlN，Al组分35％-55％之间。

进一步的，在形成半导体外延片之后，还可以在半导体外延片上形成隔离区域，隔离区域的作用是当多个半导体器件同时使用时，防止器件之间的漏电。首先对半导体外延片进行清洗操作，以去除半导体外延片表面的杂质灰尘。然后在清洗好的半导体外延片上依次进行匀胶、前烘、光刻、显影、后烘等步骤，定义GaN HEMT器件的隔离区域。最后将半导体外延片放置于ICP-RIE(Inductively Coupled Plasma-Reactive Ion Etching，电感耦合等离子体-反应离子刻蚀)刻蚀设备的传输腔中，并向ICP-RIE刻蚀设备中通入刻蚀气体，将沟道层303、空间隔离层304和势垒层305刻蚀掉，被刻蚀掉的部分就形成了隔离区域。此处的刻蚀气体可以是BCl₃/Cl₂等刻蚀气体，刻蚀深度为300-500nm。刻蚀完成后，对半导体外延片进行清洗，去除刻蚀吸附的残渣，如，将半导体外延片依次经过丙酮超声清洗5min，异丙醇超声清洗10min，去离子水冲洗10min，最后氮气吹干。形成隔离区域后的半导体外延片的结构如图3B所示。

S202、通过光刻操作定义所述半导体外延片的势垒层表面的金属电极的欧姆接触图形。

具体的，光刻操作具体包括匀胶、前烘、光刻、显影、后烘等步骤，即，在清洗好的半导体外延片上依次进行匀胶、前烘、光刻、显影、后烘等步骤，在半导体外延片的势垒层表面定义金属电极的欧姆接触图形。金属电极的欧姆接触图形的尺寸根据需要生成的金属电极的尺寸确定。一般的，此处的金属电极指GaN HEMT器件中的源极和漏极，金属电极的欧姆接触图形则包括源极欧姆接触图形和漏极欧姆接触图形。

进一步的，在定义源极欧姆接触图形和漏极欧姆接触图形之后，还可以对半导体外延片进行去氧化清洗操作，以去除半导体器件放置于空气中而在表面形成的氧化层，例如，将定义源极欧姆接触图形和漏极欧姆接触图形之后的半导体外延片浸没于稀释的盐酸溶液(其中，盐酸和水的比例为：HCl：H₂O＝1：4)中3min，去除半导体外延片表面的氧化层，然后用去离子水冲洗15min，最后氮气吹干。

S203、通过金属蒸镀和金属剥离在所述欧姆接触图形区域形成金属电极，所述金属电极包括源极和漏极。

具体的，金属电极的欧姆接触图形包括源极欧姆接触图形和漏极欧姆接触图形，在源极欧姆接触图形区域形成的金属电极为源极，在漏极欧姆接触图形区域形成的金属电极为漏极。常用的金属蒸镀方式有磁控溅射、电子束蒸发、热蒸镀和电镀。

在进行本步骤的操作时，将上述步骤处理好的半导体外延片立即放入蒸镀设备传输腔，避免半导体外延片进一步氧化，影响欧姆接触效果。在源极和漏极的金属电极的材料选择中，可以选择Ti/Al/Ti/Au等有金金属，也可以选择Ti_xAl_y/TiN等无金金属。当金属电极为有金金属Ti/Al/Ti/Au时，对应的金属膜层厚度为20nm/110nm/40nm/50nm，当金属电极为无金金属为Ti_xAl_y/TiN时，对应的金属膜层厚度为60-80nm/60nm。

在完成金属蒸镀之后，将蒸镀好欧姆金属的半导体外延片浸没于二甲基亚砜溶液中，通过60-80℃的水浴加热方式实现金属剥离。剥离完成后，依次经过异丙醇冲洗10min，去离子水冲洗10min，最后氮气吹干。

进一步的，将金属剥离后的半导体外延片在1000sccm N₂(氮气)氛围中进行热退火，其中，sccm是一种气体质量流量单位，表示每分钟标准毫升(Standard CubicCentimeter per Minute)。有金欧姆金属的退火条件是：在830℃-850℃退火30s-45s，无金欧姆金属的退火条件是：在850℃-950℃退火60s。退火后的金属电极的欧姆接触效果更好。形成源极313和漏极314后的GaN HEMT器件的结构如图3C所示。

S204、通过光刻操作定义所述半导体外延片势垒层表面的栅介质区域，所述栅介质区域为所述源极和所述漏极之间的区域。

具体的，将上述步骤处理好的半导体外延片依次进行匀胶、前烘、光刻、显影、后烘等步骤，在半导体外延片的势垒层表面定义栅介质区域，其中，栅介质区域是位于源极和漏极之间的区域。

S205、将所述半导体外延片置于刻蚀设备中，向所述刻蚀设备通入氧化气体使所述栅介质区域的势垒层氧化，形成第一栅介质层。

具体的，将上述步骤处理好的半导体外延片放置于刻蚀设备中，向刻蚀设备通入氧化气体使栅介质区域的势垒层氧化，势垒层氧化后形成的氧化层便是形成第一栅介质层。

进一步的，刻蚀设备可以是ICP-RIE刻蚀设备，氧化气体为40sccm O₂(氧气)。如图3D所示，将上述步骤处理好的半导体外延片放置于ICP-RIE刻蚀设备的传输腔中，在40sccmO₂刻蚀气体中进行栅介质区域的氧化，形成第一栅介质层306。可以通过调控ICP和RF的功率、氧化的时间、气体的流量等参数来控制势垒层被氧化的深度。

S206、形成覆盖所述第一栅介质层的钝化层，通过光刻操作在所述钝化层表面定义第一开口图形。

具体的，形成钝化层的方式可以是常用的介质沉积方法，如：等离子体增强型化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、物理气相沉积(Physical VaporDeposition，PVD)和原子层沉积(Atomic layer deposition，ALD)等。钝化层的材料为Si₃N₄(氮化硅)。优选的，如图3D所示，将上述步骤处理好的半导体外延片放置于等离子增强型化学气相沉积设备中蒸镀上一层150nm的Si₃N₄钝化层307。如图3D所示的钝化层307覆盖了半导体外延片全部表面，防护效果更好。然后将形成钝化层后的半导体外延片依次进行匀胶、前烘、光刻、显影、后烘等步骤，在钝化层表面定义第一开口图形。

S207、将半导体外延片置于刻蚀设备中，向所述刻蚀设备通入第一刻蚀气体刻蚀掉所述第一开口图形区域的钝化层，形成暴露所述第一栅介质层的第一开口。

具体的，如图3E所示，将上述步骤处理好的半导体外延片放置于ICP-RIE刻蚀设备的传输腔中，向传输腔中通入第一刻蚀气体，在第一刻蚀气体中刻蚀掉第一开口图形区域出的钝化层307，形成暴露第一栅介质层306的第一开口308。优选的，第一刻蚀气体为SF₆/Ar。

S208、将半导体外延片置于刻蚀设备中，向所述刻蚀设备通入第二刻蚀气体刻蚀掉所述第一开口处暴露的第一栅介质层，以使所述第一开口暴露所述势垒层。

具体的，通过第二刻蚀气体将第一开口处包括的第一栅介质层刻蚀掉，以暴力第一开口处的势垒层，方便后续对势垒层进行干法氧化和湿法刻蚀工艺。示例性的，将上述步骤处理好的半导体外延片放置于ICP-RIE刻蚀设备的传输腔中，向传输腔中通入第二刻蚀气体，在第二刻蚀气体中刻蚀掉第一开口308处暴露的第一栅介质层306，使势垒层305暴露。优选的，第二刻蚀气体为Cl₂/Ar。

S209、对所述第一开口暴露的势垒层交替进行干法氧化和湿法刻蚀工艺，直至所述势垒层对应第一开口的位置被刻蚀到预设深度。

具体的，干法氧化工艺是指通过氧化性气体对第一开口处暴露的势垒层进行氧化操作，使得第一开口处形成氧化层；湿法刻蚀工艺是指通过刻蚀性溶液去除第一开口处氧化层，暴露势垒层，使得势垒层能够继续被氧化。

进一步的，交替进行干法氧化和湿法刻蚀工艺的步骤具体包括S2091～S2093(图中未示出)。

S2091、将半导体外延片置于刻蚀设备中，向所述刻蚀设备通入氧化气体使所述第一开口处的势垒层氧化，形成氧化层。

具体的，氧化第一开口处的势垒层形成氧化层就是干法氧化工艺。示例性的，将上述步骤处理好的半导体外延片放置于ICP-RIE刻蚀设备的传输腔中，像传输腔中通入氧气，在40sccm O₂的氧化刻蚀气体中进行第一开口308处势垒层305的氧化，使势垒层305表面形成氧化层。

进一步的，可以通过调节ICP和RF参数来实现不同的氧化深度，ICP和RF参数主要包括：ICP power(功率)、RF power、腔室压强、氧化时间、氧气流量等。ICP power的作用是将氧气离化为等离子体，决定氧等离子浓度；RF power的作用为形成偏压，让氧等离子下落到刻蚀设备中器件的表面，RF power的大小决定氧等离子体下落的快慢程度及渗透到样品内的深度；腔室压强可以用于调节刻蚀的均匀性，腔室压强越大，刻蚀均匀性越好，但是腔室压强越大，离子的平均自由程变长，刻蚀速率也会越小。

示例性的，在工艺参数的选择上，ICP power(功率)可以选择100W-450W；RF power可以选择20W-80W；氧气流量可以选择20sccm-80sccm；腔室压强可以选择5mTorr-20mTorr；氧化时间可以选择1min-5min。优选的，ICP power为100W，RF power为40W，氧气流量40sccm，腔室压强15mTorr，氧化时间3min。

S2092、将形成氧化层后的半导体外延片置于腐蚀性溶液中，以去除所述氧化层。

具体的，通过腐蚀性溶液去除第一开口处的氧化层，暴露势垒层，就是湿法刻蚀工艺，腐蚀性溶液是能够去除氧化层的溶液，一般为酸性溶液，例如盐酸溶液。例如，将形成氧化层后的半导体外延片浸没于稀释的盐酸溶液(其中，盐酸和水的比例为：HCl：H₂O＝1：4)中3min，去除第一开口处的氧化层，然后用去离子水冲洗15min，最后氮气吹干。

S2093、确定去除氧化层后所述势垒层对应第一开口的位置的刻蚀深度，重复步骤S2091～S2092直至所述刻蚀深度达到预设深度。

具体的，一次干法氧化工艺和一次湿法刻蚀工艺可以合称为一个氧化刻蚀周期，每经过一个氧化刻蚀周期，就相当于将势垒层刻蚀了一个氧化层的深度，因此，通过控制氧化刻蚀周期的数量，就可以控制势垒层的刻蚀深度。一般一个氧化刻蚀周期的刻蚀深度较小，通常小于5nm，因此，势垒层的刻蚀深度可以精确控制，从而可以避免势垒层过刻蚀或刻蚀未尽的现象发生。当势垒层的刻蚀深度未达到预设深度时，对半导体外延片重复进行干法氧化和湿法刻蚀工艺，直至势垒层的刻蚀深度达到预设深度。示例性的，本实施例中采用half-recess刻蚀，即势垒层305的刻蚀深度为势垒层305厚度的一半。

S210、氧化所述第一开口处被刻蚀预设深度后的势垒层以形成第二栅介质层。

具体的，当势垒层被刻蚀到预设深度时，第一开口处暴露的仍旧是势垒层，因此，还需要对第一开口处的势垒层进行一次氧化，使第一开口处的形成第二栅介质层。通过氧化形成的第二栅介质层和第一栅介质层，可以作为势垒层的阻挡层，阻挡氧等离子体直接轰击到势垒层表面，从而可以有效的降低刻蚀后势垒层的表面粗糙度，提升器件的饱和电流，降低栅极漏电。

示例性的，如图3F所示，将上述步骤处理好的半导体外延片放置于ICP-RIE刻蚀设备的传输腔中，在40sccm O₂刻蚀气体中进行第一开口308处势垒层305的氧化，氧化势垒层305材料AlGaN形成第二栅介质层309。

S211、形成覆盖所述第二栅介质层的栅极。

具体的，形成覆盖第二栅介质层的栅极，就是将金属材料填充到第二开口处，使得第二开口处的第二栅介质层被金属材料覆盖，形成金属电极，该金属电极通常称为栅极。可选的，可以通过金属蒸镀和金属剥离的方式形成覆盖第二栅介质层的栅极，首先在钝化层表面定义栅极图形区域，该栅极图形区域包括第一开口，然后通过金属蒸镀的方式沉积栅极金属，最后通过金属剥离的方式完成半导体器件栅极的制作。

示例性的，如图3G所示，首先将上述步骤处理好的半导体外延片依次进行匀胶、前烘、光刻、显影、后烘等步骤，定义钝化层307表面的栅极图形区域，该栅极图形区域包括第一开口308。然后将半导体外延片放入电子束蒸镀设备中沉积栅极金属。最后将蒸镀好栅极金属的半导体外延片浸没于二甲基亚砜溶液中，通过60-80℃的水浴加热方式实现金属剥离，剥离完成后，依次经过异丙醇冲洗10min，去离子水冲洗10min，氮气吹干，从而在第一开口308处形成了覆盖第二栅介质层309的栅极310。栅极金属可以选择Ti/Au，对应的金属膜层厚度为40nm/100nm。

S212、通过光刻操作在所述源极的钝化层表面定义源极pad开口图形和在所述漏极的钝化层表面定义漏极pad开口图形。

具体的，半导体器件通常会在三个金属电极上设置pad，为了使半导体器件在使用或测试时更加方便连接对应的金属电极。本实施例中，栅极的pad在栅极的制作过程中已经形成，故还需要制作源极pad和漏极pad。将上述步骤处理好的半导体器件依次进行匀胶、前烘、光刻、显影、后烘等步骤，定义源极pad开口图形和漏极pad开口图形，其中，源极pad开口图形位于源极处的钝化层表面，漏极pad开口图形位于漏极处的钝化层表面。

S213、将半导体器件置于刻蚀设备中，向所述刻蚀设备通入第一刻蚀气体，刻蚀掉所述源极pad开口图形区域的钝化层，形成暴露部分源极金属的第二开口，和，刻蚀掉所述漏极pad开口图形区域的钝化层，形成暴露部分漏极金属的第三开口。

具体的，通过第一刻蚀气体将源极pad开口图形区域的钝化层和漏极pad开口图形区域的钝化层刻蚀掉，使得源极pad开口图形处形成暴露部分源极金属的第二开口，漏极pad开口图形处形成暴露部分漏极金属的第三开口。示例性的，如图3H所示，将上述步骤处理好的半导体器件放置于ICP-RIE刻蚀设备的传输腔中，在SF₆或Ar刻蚀气体中刻蚀掉源极pad开口图形处的钝化层307和漏极pad开口图形处的钝化层307，分别形成第二开口311和第三开口312。刻蚀完成，将半导体器件依次经过丙酮清洗5min，异丙醇清洗10min，去离子水冲洗10min，最后氮气吹干。

S214、通过金属蒸镀和金属剥离在所述第二开口出形成源极pad，和在所述第三开口处形成漏极pad。

具体的，pad的制备方法与金属电极的制备方法相同，也是通过金属蒸镀和金属剥离的方式制备，在此不再详细赘述。示例性的，如图3I所示，首先将上述步骤处理好的半导体器件依次进行匀胶、前烘、光刻、显影、后烘等步骤，在覆盖源极313的钝化层307表面定义源极pad图形，在覆盖漏极314的钝化层307表面定义漏极pad图形，其中，源极pad图形包括第二开口311，漏极pad图形包括第三开口312。然后将半导体器件放入电子束蒸镀设备中蒸镀pad金属，pad金属可以为Ti/Al/Ti/Au，对应的金属膜层厚度为20nm/110nm/40nm/50nm。最后将蒸镀好pad金属的半导体器件浸没于二甲基亚砜溶液中，通过60-80℃的水浴加热方式实现金属剥离，剥离完成后，依次经过异丙醇冲洗10min，去离子水冲洗10min，最后氮气吹干，形成源极pad315和漏极pad316。

本实施例中，采用的是half-recess刻蚀，即势垒层305的刻蚀深度为势垒层305厚度的一半，在可替代实施例中，如图3J所示，还可以采用fully-recess刻蚀，即将势垒层305全部刻蚀，最终在空间隔离层304形成第二栅介质层309，由于空间隔离层304的材料是AlN，它比势垒层305(AlGaN)更难氧化，因此，在fully-recess的情况下，空间隔离层304可以作为氧化自停止层，防止过刻蚀的情况发生。fully-recess刻蚀与half-recess刻蚀仅势垒层305的刻蚀深度以及第二栅介质层309的形成位置不同，其余制备步骤及方法都是相同的，在此不再赘述。

本发明实施例二提供的半导体器件的制作方法通过干法氧化和湿法刻蚀工艺对势垒层进行刻蚀，实现了势垒层刻蚀深度的精确控制，能有效避免势垒层过刻蚀或刻蚀未尽的现象发生，并且能有效降低刻蚀后势垒层的表面粗糙度，提升半导体器件的饱和电流，降低栅极漏电。通过制作金属电极pad，使半导体器件在使用或测试时更加方便连接。

实施例三

本发明实施例三提供一种无刻蚀的半导体器件的制作方法，即无recess的GaNHEMT耗尽型器件的制作方法。

参考图4A，半导体外延片的结构与上述实施例中的相同，包括：衬底301、缓冲层302、沟道层303、空间隔离层304和势垒层305。首先在半导体外延片上形成源极313和漏极314，并氧化半导体外延片表面栅介质区域的势垒层305形成第一栅介质层306，其中，源极313、漏极314和第一栅介质层306的形成方式与上述实施例中的相同，具体可参考步骤S201～S205，在此不再赘述。

然后在第一栅介质层306上形成栅极310，具体为：将上述步骤处理好的半导体外延片依次进行匀胶、前烘、光刻、显影、后烘等步骤，定义器件的栅极图形；将半导体外延片放入电子束蒸镀设备中沉积器件栅极金属Ti/Au(对应金属膜层厚度为：40nm/100nm)；将蒸镀好栅极金属的半导体外延片浸没于二甲基亚砜溶液中，通过60-80℃的水浴加热方式实现金属剥离；剥离完成后，依次经过异丙醇冲洗10min，去离子水冲洗10min，氮气吹干。

接着在半导体外延片表面沉积一层钝化层307，参考图4B，具体为：将上述步骤处理好的半导体外延片放置于等离子增强型化学气相沉积设备中蒸镀上一层150nm的Si₃N₄钝化层307。

接下来在栅极的钝化层表面形成栅极开口，并在栅极开口处制备栅极pad，参考图4C。在栅极的钝化层表面形成栅极开口具体包括：将上述步骤处理好的半导体外延片依次进行匀胶、前烘、光刻、显影、后烘等步骤，定义栅极pad开口图形；将半导体外延片放置于ICP-RIE刻蚀设备的传输腔中，在SF₆/Ar刻蚀气体中刻蚀掉表面的钝化层，形成栅极开口；将刻蚀后的半导体外延片依次经过丙酮清洗5min，异丙醇清洗10min，去离子水冲洗10min，最后氮气吹干。

在栅极开口处制备栅极pad具体包括：将上述步骤处理好的半导体外延片依次进行匀胶、前烘、光刻、显影、后烘等步骤，定义栅极pad图形；将半导体外延片放入电子束蒸镀设备中沉积E-mode器件栅极金属Ti/Au(对应金属膜层厚度为：40nm/100nm)；将蒸镀好E-mode器件栅极金属的半导体外延片浸没于二甲基亚砜溶液中，通过60-80℃的水浴加热方式实现金属剥离；剥离完成后，依次经过异丙醇冲洗10min，去离子水冲洗10min，最后氮气吹干，形成栅极pad 401。

最后形成源极pad和漏极pad，参考图4D，具体包括：将上述步骤处理好的半导体外延片依次进行匀胶、前烘、光刻、显影、后烘等步骤，定义源极pad开口图形和漏极pad开口图形；将半导体外延片放置于ICP-RIE刻蚀设备的传输腔中，在SF₆/Ar刻蚀气体中刻蚀掉源极pad开口图形处的钝化层307和漏极pad开口图形处的钝化层307，分别形成源极pad开口和漏极pad开口；将刻蚀开口后的半导体外延片依次经过丙酮清洗5min，异丙醇清洗10min，去离子水冲洗10min，氮气吹干；将上述步骤处理好的半导体外延片依次进行匀胶、前烘、光刻、显影、后烘等步骤，定义源极pad图形和漏极pad图形；将半导体外延片放入电子束蒸镀设备中沉积pad金属Ti/Al/Ti/Au(对应金属膜层厚度为：20nm/110nm/40nm/50nm)；将蒸镀好pad金属的半导体外延片浸没于二甲基亚砜溶液中，通过60-80℃的水浴加热方式实现金属剥离；剥离完成后，依次经过异丙醇冲洗10min，去离子水冲洗10min，最后氮气吹干，形成源极pad315和漏极pad316。

本发明实施例三提供半导体器件的制作方法实现了GaN HEMT耗尽型器件的制作，通过在半导体器件栅极的下方氧化形成第一栅介质层，大大降低了器件的漏电，提升了器件性能，制备方法简单，有效降低了制造成本。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。