阅读说明：本技术 半导体装置 (Semiconductor device with a plurality of semiconductor chips ) 是由 西口俊史 于 2019-08-08 设计创作，主要内容包括：实施方式的半导体装置具备：半导体部；第1电极,设置在上述半导体部的背面上；第2电极,设置在上述半导体部的正面侧；第3电极,设置在上述半导体部的正面侧；以及控制电极,配置在设于上述半导体部的正面侧的沟槽的内部,与上述第3电极电连接。上述控制电极配置在上述半导体部与上述第2电极之间,与上述半导体部及上述第2电极电绝缘。上述控制电极包括在沿着上述半导体部的上述正面的第1方向上延伸的第1部分、和在与上述第1方向交叉的第2方向上延伸的第2部分,在上述沟槽内不分岔而连续地延伸。(The semiconductor device of the embodiment includes: a semiconductor section; a 1 st electrode provided on a rear surface of the semiconductor section; a 2 nd electrode provided on the front surface side of the semiconductor section; a 3 rd electrode provided on the front surface side of the semiconductor section; and a control electrode disposed inside a trench provided on the front surface side of the semiconductor section and electrically connected to the 3 rd electrode. The control electrode is disposed between the semiconductor section and the 2 nd electrode, and is electrically insulated from the semiconductor section and the 2 nd electrode. The control electrode includes a 1 st portion extending in a 1 st direction along the front surface of the semiconductor portion and a 2 nd portion extending in a 2 nd direction intersecting the 1 st direction, and extends continuously in the trench without branching.)

半导体装置

本申请基于日本专利申请2019－21248号(申请日：2019年2月8日)主张优先权，这里引用其全部内容。

技术领域

本发明涉及半导体装置。

背景技术

电力控制用半导体装置为了降低电力损耗而希望具有较低的启动电阻。例如对于沟槽栅型的MOSFET，通过提高启动电流流动的活性区域中的沟槽栅的密度，能够降低启动电阻。但是，在其制造过程中，有时由于设置在沟槽栅内的多晶硅、栅极绝缘膜、场板绝缘膜等与半导体之间的热膨胀率的差异导致晶片的翘曲变大，使制造效率下降。

发明内容

本发明提供一种能够减少制造过程中的晶片的翘曲的半导体装置。

有关技术方案的半导体装置具备：半导体部，包括第1导电型的第1半导体层；第1电极，设置在上述半导体部的背面上；第2电极，设置在上述半导体部的正面侧；第3电极，设置在上述半导体部的正面侧，与上述半导体部及上述第2电极电绝缘；以及控制电极，在上述半导体部与上述第2电极之间，配置在设于上述半导体部的正面侧的沟槽的内部，与上述第3电极电连接。上述控制电极经由第1绝缘膜与上述半导体部电绝缘，经由第2绝缘膜与上述第2电极电绝缘。上述半导体部还包括第2导电型的第2半导体层和第1导电型的第3半导体层；上述第2半导体层设在上述第1半导体层与上述第2电极之间，隔着上述第1绝缘膜面对上述控制电极。上述第3半导体层有选择地设在上述第2半导体层与上述第2电极之间，并且与上述第2电极电连接。上述控制电极包括在上述沟槽内不分岔而连续地延伸、沿与上述半导体部的上述正面平行的方向延伸的第1部分及第2部分，上述第1部分沿第1方向延伸，上述第2部分沿与上述第1方向交叉的第2方向延伸。

附图说明

图1A及图1B是表示有关实施方式的半导体装置的示意图。

图2A及图2B是表示有关实施方式的变形例的半导体装置的示意图。

图3A及图3B是表示有关实施方式的另一变形例的半导体装置的示意图。

图4A及图4B是表示有关实施方式的又一变形例的半导体装置的示意图。

图5A及图5B是表示有关实施方式的其他变形例的半导体装置的示意图。

图6A～图6C是表示实施方式的半导体装置的安装方法的示意图。

图7A及图7B是表示有关比较例的半导体装置的示意图。

具体实施方式

以下，参照附图对实施方式进行说明。对于图中的相同部分赋予相同的标号而适当省略其详细的说明，对不同的部分进行说明。另外，附图是示意性或概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等并不一定与现实相同。此外，即使是表示相同部分的情况，也有根据附图而不同地表示相互的尺寸或比率的情况。

另外，使用各图中表示的X轴、Y轴及Z轴说明各部分的配置及结构。X轴、Y轴、Z轴相互正交，分别表示X方向、Y方向、Z方向。此外，有时将Z方向设为上方、将其相反方向设为下方而说明。

图1A及图1B是表示有关实施方式的半导体装置1的示意图。半导体装置1例如是具有沟槽栅构造的功率MOSFET。半导体装置1例如具有设置在半导体部10的正面侧的MOS(Metal Oxide Semiconductor：金属氧化物半导体)构造。半导体部10例如是硅。图1A是表示半导体装置1的栅极电极20及栅极焊盘30的配置的示意俯视图。图1B是表示沿着图1A中所示的A－A线的截面的示意图。

如图1A所示，栅极电极20例如包括第1部分20a和第2部分20b。第1部分20a在沿着半导体部10的正面的第1方向(例如X方向)上延伸。第2部分20b与第1部分20a相连，在沿着半导体部10的正面的第2方向(例如Y方向)上延伸。第1方向例如在半导体部10的正面内与第2方向交叉。

栅极焊盘30例如配置在沿着半导体部10的正面的外缘的4个角的1个处。栅极焊盘30与沿着半导体部10的正面的外缘在X方向及Y方向上延伸的栅极配线30_PX及30_PY连接。栅极配线30_PY与栅极电极20的第1部分20a电连接。栅极配线30_PX与栅极电极20的第2部分20b电连接。

栅极电极20例如配置有多个。多个栅极电极20的第1部分20a在Y方向上排列，与栅极配线30_PY电连接。此外，多个栅极电极20的第2部分20b在X方向上排列，与栅极配线30_PX电连接。

如图1B所示，半导体装置1还具备漏极电极40(第1电极)和源极电极50(第2电极)。漏极电极40设置在半导体部10的背面上。源极电极50设置在半导体部10的正面侧。

半导体部10例如包括n型漂移层11(第1半导体层)、n型漏极层13、p型扩散层15(第2半导体层)、n型源极层17(第3半导体层)和p型接触层19。

n型漏极层13设置在n型漂移层11与漏极电极40之间。n型漏极层13包含比n型漂移层11的n型杂质浓度高的n型杂质。漏极电极40与n型漏极层13接触，电连接。

p型扩散层15设置在n型漂移层11与源极电极50之间。n型源极层17有选择地设置在p型扩散层15与源极电极50之间。n型源极层17含有比n型漂移层11的n型杂质浓度高的n型杂质，与源极电极50电连接。

p型接触层19例如设置在p型扩散层15之中。p型接触层19含有比p型扩散层15的p型杂质浓度高的p型杂质。源极电极50经由将层间绝缘膜33贯穿而延伸到半导体部10中的接触部50_CP与p型接触层19电连接。

接触部50_CP在从层间绝缘膜33的正面到达p型接触层19的深度的接触沟槽CT的内部延伸，与p型接触层19接触。此外，接触部50_CP与在接触沟槽CT的内壁露出的n型源极层17接触而电连接。

如图1B所示，栅极电极20配置在设于半导体部10的正面侧的栅极沟槽GT的内部。在栅极沟槽GT的内部，还配置有与栅极电极20电绝缘的场板25。栅极电极20及场板25被绝缘膜27从半导体部10电绝缘。进而，栅极电极20被层间绝缘膜33从源极电极50电绝缘。绝缘膜27及层间绝缘膜33例如是氧化硅膜。

栅极电极20以隔着绝缘膜27的一部分27g与p型扩散层15相向的方式配置在栅极沟槽GT内。绝缘膜27的一部分27g作为栅极绝缘膜发挥功能。场板25例如在Z方向上位于n型漂移层11与栅极电极20之间。场板25和栅极电极20一起在栅极沟槽GT的内部延伸。场板25例如以未图示的部分与源极电极50电连接。

如图1A所示，有关实施方式的栅极电极20包括第1部分20a及第2部分20b，在栅极沟槽GT的内部连续地延伸。例如，由半导体部10的线热膨胀系数与设在栅极沟槽GT的内部中的绝缘膜27的线热膨胀系数的差导致的在晶片内部产生的应力，通过设置第1部分20a及第2部分20b而被缓和。由此，能够抑制半导体装置1的制造过程中的晶片的翘曲。

例如，在仅包括第1部分20a或第2部分20b的某一个的结构中，与栅极电极20正交的方向上的晶片的翘曲变大。相对于此，如果设置第1部分20a和第2部分20b的两者，则设置各个部分的区域的面积变小，应力被减小。此外，在如图5B所示的例子中，通过变化配置第1部分20a的区域的面积和配置第2部分20b的区域的面积的比，还能够控制晶片的翘曲量。

对于将场板25配置在栅极沟槽GT的内部中的沟槽栅构造，栅极沟槽GT在Z方向上设置得更深。因此，设在栅极沟槽GT的内部中的绝缘膜27的体积增加，制造过程中的晶片的形变变大。结果，晶片的翘曲变大。即，根据本实施方式，栅极电极20在栅极沟槽GT形成得较深的半导体装置1的制造过程中，有效地抑制晶片的翘曲。

另外，有关本实施方式的半导体装置1能够减小启动电阻。例如，对于图7A所示的半导体装置8，具有设置在半导体部10的多个第1部分20a及多个第2部分20b。由此，能够抑制半导体装置8的制造过程中的晶片的翘曲。但是，对于半导体装置8，第1部分20a与第2部分20b分离，分别被配置在不同的区域。即，设置有包括多个第1部分20a的第1区域GR1和包括多个第2部分20b的第2区域GR2。因此，在第1区域GR1与第2区域GR2之间产生不贡献于启动电流的部分。

相对于此，对于有关实施方式的半导体装置1，通过将栅极电极20的第1部分20a及第2部分20b相连而配置，能够扩大贡献于启动电流的面积。即，半导体装置1与半导体装置8相比能够降低启动电阻。

此外，对于图7B所示的半导体装置9，多个第1部分20a及多个第2部分20b被配置为相互交叉的格状。由此，能够抑制半导体装置9的制造过程中的晶片的翘曲。但是，对于半导体装置9，如果将栅极沟槽GT微细化，则位于第1部分20a间及第2部分20b间的半导体部10的面积缩小，流过n型漂移层11中的电流的栅极电极20间的流路变窄。因此，即使由于将栅极电极20微细化而沟道电阻减小，也会产生不能充分减小总的启动电阻的情况。进而，难以形成使p型扩散层15与源极电极50电连接的接触构造。

相对于此，对于有关实施方式的半导体装置1，栅极电极20在栅极沟槽GT的内部中不分岔而延伸。由此，能够将伴随着栅极沟槽GT的微细化的位于第1部分20a间及第2部分20b间的半导体部10的面积的缩小缓和。即，能够抑制n型漂移层11的启动电阻的增加。此外，也容易在第1部分20a间及第2部分20b间形成接触沟槽CT，容易形成源极电极50对于p型扩散层15的接触构造。

图2A及图2B是表示有关实施方式的变形例的半导体装置2的示意图。图2A是表示栅极电极20、栅极焊盘30、栅极配线30_PX、30_PY及30_S的配置的示意俯视图。图2B是沿着图2A中所示的CE方向的示意剖面图。

如图2A所示，对于半导体装置2，设置有位于栅极电极20的第1部分20a和第2部分20b的连接部的上方的栅极配线30_S。栅极配线30_S从栅极焊盘30沿CE方向延伸，位于多个栅极电极20的连接部的上方。

图2B是图2A中所示的接触部30_CP的剖面图。栅极配线30_S设置在半导体部10的上方。栅极配线30_S被层间绝缘膜33从半导体部10电绝缘。并且，栅极配线30_S经由栅极触部30_GC与栅极电极20电连接。栅极触部30_GC在层间绝缘膜33中从栅极配线30_S延伸至达到栅极电极20的深度。

栅极触部30_GC是为了减小栅极电极20的寄生电阻而设置的。例如，在至少1个栅极电极20处，在与栅极配线30_PX的连接部和与栅极配线30_PY的连接部间的寄生电阻比规定的值大的情况下，设置栅极触部30_GC。由此，能够加快半导体装置2的对于栅极偏压的响应速度。

图3A及图3B是表示有关实施方式的变形例的半导体装置3的示意图。图3A是表示栅极电极20、栅极焊盘30、栅极配线30_PX及30_PY的配置的示意俯视图。图3B是表示栅极焊盘30、栅极配线30_PX、30_PY及源极电极50的配置的示意俯视图。

如图3A所示，对于半导体装置3，栅极焊盘30配置在活性区域的中央。栅极配线30_PX从栅极焊盘30向+X方向及-X方向延伸。栅极配线30_PX与栅极焊盘30电连接。栅极配线30_PY从栅极焊盘30向+Y方向及-Y方向延伸。栅极配线30_PY与栅极焊盘30电连接。

半导体装置3具有多个栅极电极20。栅极电极20分别包括第1部分20a及第2部分20b。第1部分20a与栅极配线30_PY电连接，沿X方向延伸。第2部分20b与栅极配线30_PX连接，沿Y方向延伸。多个栅极电极20的第1部分20a在Y方向上排列，第2部分20b在X方向上排列。

例如，如果将配置在半导体部10的正面上的相同位置处的栅极电极20比较，则对于从与栅极配线30_PX的连接部到与栅极配线30_PY的连接部的长度，半导体装置3的栅极电极20的该长度比半导体装置1的栅极电极20的该长度短。即，半导体装置3能够减小栅极电极20的寄生电阻，加快对于栅极偏压的响应速度。

如图3B所示，源极电极50以不与栅极焊盘30、栅极配线30_PX及30_PY重叠的方式分为4个部分而配置。源极电极50通过在半导体部10的正面上分离地配置，与栅极焊盘30、栅极配线30_PX及30_PY电绝缘。此外，实施方式并不限定于该例，例如也可以设置为，使源极电极50隔着层间绝缘膜位于栅极配线30_PX及30_PY之上。

图4A～图5B是表示有关实施方式的变形例的半导体装置4～7的示意图。图4A～图5B是表示栅极电极20及栅极焊盘30的配置的示意图。

对于图4A所示的半导体装置4，栅极电极20具有多个第1部分20a及多个第2部分20b一体地相连的平面形状。栅极电极20由多个第1部分20a及多个第2部分20b构成为例如漩涡状。多个第1部分20a在Y方向上排列，多个第2部分20b在X方向上排列。栅极焊盘30配置在位于半导体部10的正面的外缘的4个角的1个处，栅极电极20与栅极焊盘30电连接。

对于图4B所示的半导体装置5，栅极焊盘30配置在半导体部10的正面的中央部上，2个栅极电极20配置在栅极焊盘30的两侧。2个栅极电极20分别具有将多个第1部分20a和多个第2部分20b一体地配置为漩涡状的结构。多个第1部分20a在Y方向上排列，多个第2部分20b在X方向上排列。栅极电极20在半导体部10的中央与栅极焊盘30电连接。2个栅极电极20可以相对于栅极焊盘30对称地配置。

图5A所示的半导体装置6具有将2个栅极电极20在Y方向上排列配置的构造。2个栅极电极20分别具有将多个第1部分20a和多个第2部分20b一体地配置为漩涡状的结构。栅极焊盘30配置在半导体部10的正面的外缘上。2个栅极电极20在半导体部10的外缘与栅极焊盘30电连接。此外，2个栅极电极20相对于栅极焊盘30线对称地配置。

对于图5B所示的半导体装置7，栅极电极20包括多个第1部分20a、多个第2部分20b、多个第3部分20c及多个第4部分20d。栅极电极20具有将多个第1部分20a及多个第2部分20b经由第3部分20c及第4部分20d一体地相连的结构。第3部分20c例如沿与第1部分20a交叉的方向(例如Y方向)延伸。第4部分20d例如沿与第2部分20b交叉的方向(例如X方向)延伸。栅极电极20与配置在沿着半导体部10的正面的外缘的4个角的一个处的栅极焊盘30电连接。

多个第1部分20a配置在第1区域GR1，经由第3部分20c相互连接。多个第2部分20b配置在第2区域GR2，经由第4部分20d相互连接。第1区域GR1及第2区域GR2在半导体部10的正面上在Y方向上排列。多个第1部分20a在Y方向上排列，多个第2部分在X方向上排列。多个第3部分20c及多个第4部分20d也贡献于晶片的翘曲减少。

半导体装置4～7通过包括多个第1部分20a及多个第2部分20b，能够有效地抑制其制造过程中的晶片的翘曲。进而，通过将多个第1部分20a及多个第2部分20b一体地相连，能够有效地使用半导体部10的表面积而减小启动电流。另外，对于半导体装置4～7，也能够通过适当设置栅极配线30_S及接触部30_CP来减小栅极电极20的寄生电阻。

图6A～图6C是表示有关实施方式的半导体装置3或半导体装置5(参照图4B)的安装方法的示意图。对于半导体装置3及半导体装置5，栅极焊盘30配置在半导体部10的正面的中央。

图6A是表示配置在半导体装置3的半导体部10的上方的连接部60及70的配置的示意俯视图。图6B是表示沿着图6A中所示的B－B线的截面的示意图。图6C是表示沿着图6A中所示的C－C线的截面的示意图。另外，在图6A中省略了源极电极50，在图6B及图6C中省略了半导体部10的各半导体层、栅极电极20及漏极电极40。

如图6A所示，例如2个连接部60及连接部70被配置在半导体部10的上方。连接部60例如与地电位连接。连接部70例如与栅极偏压的供给电路连接。

如图6B所示，连接部60与源极电极50连接。漏极电极40(参照图1B)例如与漏极偏压的供给电路连接。由此，在漏极－源极间供给规定的电压。

如图6C所示，连接部70例如跨过源极电极50与栅极焊盘30连接。连接部70从源极电极50向上方离开而配置。在该例中，由于连接部70与位于半导体部10的中央的栅极焊盘30连接，所以在其两侧配置连接部60。

说明了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。