阅读说明：本技术 用于时钟信号的占空比错误校正的设备和方法 (Apparatus and method for duty cycle error correction of clock signal ) 是由 李炫柳 金康永 于 2018-12-14 设计创作，主要内容包括：公开用于时钟信号的占空比错误校正的设备和方法。实例方法包含：检测第一时钟信号与第三时钟信号之间的时钟周期错误；以及基于所述第一时钟信号与所述第三时钟信号之间的所述时钟周期错误而调整所述第一时钟信号或所述第三时钟信号的时序。所述方法进一步包含：检测第二时钟信号与第四时钟信号之间的时钟周期错误；以及基于所述第二时钟信号与所述第四时钟信号之间的所述时钟周期错误而调整所述第二时钟信号或所述第四时钟信号的时序。另外,所述实例方法包含：检测所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号之间的占空比错误；以及基于所述第一时钟信号和所述第三时钟信号或所述第二时钟信号和所述第四时钟信号之间的所述占空比错误而调整所述第一时钟信号和所述第三时钟信号或所述第二时钟信号和所述第四时钟信号的时序。(An apparatus and method for duty cycle error correction of a clock signal are disclosed. An example method includes: detecting a clock cycle error between the first clock signal and the third clock signal; and adjusting a timing of the first clock signal or the third clock signal based on the clock cycle error between the first clock signal and the third clock signal. The method further comprises: detecting a clock cycle error between the second clock signal and the fourth clock signal; and adjusting timing of the second clock signal or the fourth clock signal based on the clock cycle error between the second clock signal and the fourth clock signal. Additionally, the example method includes: detecting duty cycle errors between the first, second, third, and fourth clock signals; and adjusting the timing of the first and third or second and fourth clock signals based on the duty cycle error between the first and third or second and fourth clock signals.)

用于时钟信号的占空比错误校正的设备和方法

背景技术

半导体存储器在许多电子系统中用于存储稍后可检索的数据。随着越来越需要电子系统更快、具有更大数据容量且消耗更少功率，已不断地开发可更快地进行存取、存储更多数据并使用更少功率的半导体存储器以便满足变化的需求。开发的一部分包含创建用于控制及存取半导体存储器的新规范，从一代规范改变为下一代规范以便改进电子系统中的存储器的性能。

一般通过为存储器提供命令信号、地址信号、时钟信号来控制半导体存储器。各个信号可由例如存储器控制器提供。命令信号可控制半导体存储器执行各种存储器操作，例如用以从存储器检索数据的读取操作以及用以存储数据到存储器的写入操作。可按相对于存储器接收相关命令的已知时序在控制器与存储器之间提供数据。已知时序通常由时延信息定义。所述时延信息可由系统时钟信号CK和CKF的时钟循环的数目定义。

利用新开发的存储器，所述存储器可具有用于例如为命令信号和地址信号定时的系统时钟信号，且进一步具有用于为由存储器提供的读取数据定时以及用于为提供到存储器的写入数据定时的数据时钟信号。所述存储器还可提供时钟信号到控制器以用于为提供到控制器的数据提供定时。

由控制器提供以及由存储器接收的各种存储器命令的时序可用于控制存储器的性能，包含提供时钟信号的时间、提供数据的时间等。各种存储器命令相对于彼此的时序上的限制可能导致存储器的性能不太理想。因此，可能需要具有灵活时序的存储器命令以提供期望的存储器性能。

发明内容

公开用于时钟信号的占空比错误校正的设备和方法。在本公开的一方面中，一种设备包含占空比检测器、占空比调整电路和信号驱动器电路。占空比检测器配置成接收多个信号，且配置成检测多个信号中的第一信号与第二信号之间的第一时钟周期错误和第三信号与第四信号之间的第二时钟周期错误且提供指示第一时钟周期错误的第一控制信号和指示第二时钟周期错误的第二控制信号。占空比检测器进一步配置成检测相对于多个信号的占空比错误且提供指示占空比错误的第三控制信号。占空比调整电路配置成从占空比检测器接收第一控制信号、第二控制信号和第三控制信号，且配置成基于所述第一控制信号、所述第二控制信号和所述第三控制信号而提供调整信号。信号驱动器电路配置成提供多个信号且配置成接收调整信号，所述信号驱动器电路进一步配置成基于第一控制信号、第二控制信号和第三控制信号而调整多个信号的时序。

在本公开的另一方面中，一种设备包含占空比校正电路和信号驱动器电路。占空比校正电路配置成接收多相时钟信号，且配置成检测多相时钟信号的第一两个互补时钟信号之间的第一时钟周期错误且配置成检测多相时钟信号的第二两个互补时钟信号之间的第二时钟周期错误。占空比校正电路进一步配置成检测多相时钟信号之间的占空比错误且配置成基于第一时钟周期错误和占空比错误而提供第一调整信号并基于第二时钟周期错误和占空比错误而提供第二调整信号。信号驱动器电路配置成接收第一调整信号和第二调整信号，且配置成基于所述第一调整信号和所述第二调整信号而调整第一两个互补时钟信号中的一个的时序、调整第二两个互补时钟信号中的一个的时序以及调整第一两个互补时钟信号相对于第二两个互补时钟信号的时序，以提供占空比校正的多相时钟信号。

在本公开的另一方面中，一种方法包含：检测第一时钟信号与第三时钟信号之间的时钟周期错误；以及基于第一时钟信号与第三时钟信号之间的时钟周期错误而调整第一时钟信号或第三时钟信号的时序。方法进一步包含：检测第二时钟信号与第四时钟信号之间的时钟周期错误；以及基于第二时钟信号与第四时钟信号之间的时钟周期错误而调整第二时钟信号或第四时钟信号的时序。方法进一步包含：检测第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号之间的占空比错误；以及基于第一时钟信号和第三时钟信号或第二时钟信号和第四时钟信号之间的占空比错误而调整第一时钟信号和第三时钟信号或第二时钟信号和第四时钟信号的时序。

附图说明

图1是根据本公开的一实施例的设备的框图。

图2是根据本公开的一实施例的时钟电路的框图。

图3是根据本公开的一实施例的在图2的时钟电路的操作期间的各个信号的时序图。

图4是根据本公开的一实施例的在图2的时钟电路的操作期间的各个信号的时序图。

图5是根据本公开的一实施例的检测器电路的示意图。

图6是根据本公开的一实施例的在图5的检测器电路的操作期间的各个信号的时序图。

图7是根据本公开的一实施例的检测器电路的示意图。

图8是根据本公开的一实施例的编码电路的框图。

图9是根据本公开的一实施例的时序调整电路的示意图。

图10是根据本公开的一实施例的电平移位器电路的示意图。

图11是根据本公开的一实施例的控制电路的框图。

具体实施方式

下文阐述某些细节以提供对本公开的实施例的充分理解。然而，所属领域的技术人员将明白，可在没有这些特定细节的情况下实践本公开的实施例。此外，本文中所描述的本公开的特定实施例不应解释为将本公开的范围限于这些特定实施例。在其它情况下，尚未详细展示众所周知的电路、控制信号、时序协议和软件操作，以便避免不必要地混淆本公开的实施例。另外，例如“耦合(couples和coupled)”的术语意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。

图1是根据本公开的一实施例的设备的框图。设备可以是半导体装置100，且将如此提及。在一些实施例中，举例来说，半导体装置100可包含(但不限于)DRAM装置，例如整合到单个半导体芯片中的低功率DDR(LPDDR)存储器。半导体装置100包含存储器阵列150。存储器阵列150包含多个存储体，每一存储体包含多个字线WL、多个位线BL，以及布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器140执行，且位线BL的选择由列解码器145执行。感测放大器(SAMP)针对其对应位线BL定位且连接到至少一个相应本地I/O线对(LIOT/B)，所述本地I/O线对又可经由充当开关的转移栅极(TG)耦合到至少相应第一个主I/O线对(MIOT/B)。

半导体装置100可采用多个外部终端，所述多个外部终端包含：命令和地址终端，其耦合到命令和地址总线以接收命令COMMAND和地址ADDRESS；芯片选择终端CS；时钟终端，其用以接收时钟信号CK和CKF；数据时钟终端，其用以接收数据时钟信号WCK和WCKF；数据终端DQ和RDQS；电源终端VDD、VSS和VDDQ；以及ZQ校准终端(ZQ)。

可例如从存储器控制器向命令和地址终端供应地址和存储体地址。供应到命令和地址终端的地址和存储体地址经由命令/地址输入电路105转移到地址解码器112。地址解码器112接收地址，且将经解码行地址XADD供应到行解码器140并将经解码列地址YADD供应到列解码器145。地址解码器112还接收存储体地址，且将经解码存储体地址BADD供应到行解码器140、列解码器145。

可例如从存储器控制器进一步向命令和地址终端供应命令COMMAND。命令COMMAND可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115包含电路以对内部命令信号ICMD进行解码，以产生用于执行操作的各种内部信号和命令。举例来说，命令解码器115可提供用以选择字线的行命令信号和用以选择位线的列命令信号。另一实例可提供用以启用用于执行操作的电路的内部信号，例如用以启用接收时钟信号的信号输入缓冲器的控制信号。

在接收到读取命令且适时地向行地址和列地址供应读取命令时，从由行地址和列地址指定的存储器阵列150中的存储器单元读取读取数据。读取命令由命令解码器115接收，所述命令解码器115将内部命令提供到输入/输出电路160，使得读取数据经由读取/写入放大器155从数据终端DQ输出到外部，且选通时钟信号从终端RDQS提供到外部。读取数据在接收读取命令后提供，所述读取命令由可在半导体装置100(例如在模式寄存器(图1中未展示))中编程的读取时延信息RL定义。读取时延信息RL可在CK时钟信号的时钟循环方面进行定义。举例来说，读取时延信息RL可以是在半导体装置100在提供相关读取数据时接收读取命令之后CK信号的时钟循环数目。

在接收到写入命令且适时地向行地址和列地址供应这一命令时，随后写入数据根据WCK和WCKF时钟信号而供应到数据终端DQ。写入命令由命令解码器115接收，所述命令解码器115将内部命令提供到输入/输出电路160，使得写入数据由输入/输出电路160中的数据接收器接收且经由输入/输出电路160和读取/写入放大器155供应到存储器阵列150。写入数据写入于由行地址和列地址指定的存储器单元中。写入数据在由写入时延WL信息定义的时间处提供到数据终端DQ。写入时延WL信息可在半导体装置100(例如在模式寄存器(图1中未展示))中编程。写入时延WL信息可在CK时钟信号的时钟循环方面进行定义。举例来说，写入时延信息WL可以是在半导体装置100在提供相关写入数据时接收写入命令之后CK信号的时钟循环数目。

转向半导体装置100中包含的外部终端的解释，向时钟终端和数据时钟终端供应外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可从存储器控制器供应到时钟输入电路120。CK与CKF信号互补，且WCK与WCKF信号互补。举例来说，CK信号的上升沿与CKF信号的下降沿同时出现，且CK信号的下降沿与CKF信号的上升沿同时出现。在启用时，时钟输入电路120中包含的输入缓冲器接收外部时钟信号。举例来说，时钟输入电路120可接收外部时钟信号以产生内部时钟信号，包含IWCK和IWCKF。内部时钟信号IWCK和IWCKF供应到内部时钟电路130。

内部时钟电路130包含基于所接收的内部时钟信号提供各种相位和频率受控的内部时钟信号的电路。举例来说，内部时钟电路130可包含接收IWCK和IWCKF时钟信号并基于内部时钟信号IWCK和IWCKF提供多相时钟信号IWCKn的数据时钟路径。如将在下文更详细地描述，多相时钟信号IWCKn彼此具有相反相位且与WCK和WCKF时钟信号具有相位关系。多相时钟信号IWCKn还可提供到用于控制读取数据的输出时序和写入数据的输入时序的输入/输出电路160。输入/输出电路160可包含驱动电路，所述驱动电路用于产生选通信号且将选通信号从RDQS终端提供到外部，例如存储器控制器和应用程序处理器。

向电源终端供应电源电势VDD和VSS。这些电源电势VDD和VSS供应到内部电压产生器电路170。内部电压产生器电路170基于电源电势VDD和VSS产生各种内部电势VPP、VOD、VARY、VPERI等以及参考电势ZQVREF。内部电势VPP主要用于行解码器140中，内部电势VOD及VARY主要用于包含在存储器阵列150中的感测放大器SAMP中，且内部电势VPERI用于许多其它电路块中。参考电势ZQVREF用于ZQ校准电路165中。

还向电源终端供应电源电势VDDQ。将电源电势VDDQ与电源电势VSS一起供应到输入/输出电路160。在本公开的一实施例中，电源电势VDDQ可以是与电源电势VDD相同的电势。在本公开的另一实施例中，电源电势VDDQ可以是与电源电势VDD不同的电势。然而，针对输入/输出电路160使用专用电源电势VDDQ，使得由输入/输出电路160产生的电源噪声不会传播到其它电路块。

校准终端ZQ连接到ZQ校准电路165。在由ZQ校准命令ZQ_com激活时，ZQ校准电路165参考ZQ校准电阻器RZQ的阻抗和参考电势ZQVREF而执行校准操作。通过校准操作获得的阻抗编码ZQCODE供应到输入/输出电路160，以设置包含在输入/输出电路160中的输出缓冲器(未展示)的阻抗。

图2是根据本公开的一实施例的时钟电路200的框图。在本公开的一些实施例中，时钟电路200可包含在图1的内部时钟电路130中。

时钟电路200包含分频器电路220，所述分频器电路220接收内部时钟信号IWCK和IWCKF。IWCK和IWCKF信号由接收电路210提供，所述接收电路210接收数据时钟信号WCK和WCKF。如先前所论述的，WCK与WCKF信号互补。WCK和WCKF信号可具有占空比错误。接收器电路210提供内部时钟信号IWCK和IWCKF，所述内部时钟信号IWCK和IWCKF基于WCK和WCKF信号且具有与WCK和WCKF信号相同的时钟频率。WCK和WCKF信号的占空比错误可导致具有占空比错误的IWCK和IWCKF信号，以及可基于IWCK和IWCKF信号的其它时钟信号。

基于IWCK和IWCKF信号，分频器电路220提供具有比IWCK和IWCKF(以及WCK和WCKF)信号更低的时钟频率的时钟信号CLK0、CLK90、CLK180和CLK270。CLK0、CLK90、CLK180和CLK270相对于彼此具有相位关系，且统称为多相信号。举例来说，CLK90信号相对于CLK0信号异相90度；且CLK180信号相对于CLK90信号异相90度；且CLK270信号相对于CLK180信号异相90度。在本公开的一些实施例中，CLK0、CLK90、CLK180和CLK270信号的时钟频率为IWCK和IWCKF信号的时钟频率的一半(且也为WCK和WCKF信号的时钟频率的一半)。

将CLK0、CLK90、CLK180和CLK270信号提供到信号驱动器电路230。信号驱动器电路230基于CLK0、CLK90、CLK180和CLK270信号提供内部信号ICLK0、ICLK90、ICLK180和ICLK270。ICLK0、ICLK90、ICLK180和ICLK270可以是多相信号，且具有与CLK0、CLK90、CLK180和CLK270信号相同的相对相位关系。在这种情况下，可将ICLK0、ICLK90、ICLK180和ICLK270信号(以及CLK0、CLK90、CLK180和CLK270信号)称为正交时钟信号。信号驱动器电路230包含中继电路232和234以及电平移位器电路236和238。将CLK0和CLK180信号提供到中继电路232，且将CLK90和CLK270信号提供到中继电路234。每一中继电路232和234接收相应信号且将信号驱动到普通模式逻辑(CML)电平。举例来说，中继电路232将CLK0和CLK180信号驱动到CML电平以提供信号CLK0'和CLK180'，且中继电路234将CLK90和CLK270信号驱动到CML电平以提供信号CLK90'和CLK270'。

将CLK0'和CLK180'信号提供到电平移位器电路236，所述电平移位器电路236将CLK0'和CLK180'信号的电平从CML电平变化到CMOS电平以提供内部时钟信号ICLK0和ICLK180。将CLK90'和CLK270'信号提供到电平移位器电路238，所述电平移位器电路238将CLK90'和CLK270'信号的电平从CML电平变化到CMOS电平以提供内部时钟信号ICLK90和ICLK270。ICLK0、ICLK90、ICLK180、ICLK270信号具有与CLK0、CLK90、LCK180和CLK270信号相等的时钟频率。在本公开的一些实施例中，可使用针对低电平为0伏且针对高电平为400mV的CML电平和针对低电平为0伏且针对高电平为1.1伏的CMOS电平。然而，本公开的其它实施例可使用其它电压及/或电流电平。

将ICLK0、ICLK90、ICLK180、ICLK270信号提供到占空比校正(DCC)电路250。DCC电路250包含占空比检测器(DCD)电路260以及占空比调整(DCA)电路270和280。在本公开的一些实施例中，DCA电路270和280可组合成DCA电路。DCC电路250确定ICLK0、ICLK90、ICLK180、ICLK270信号的时钟循环错误(例如时钟周期错误、占空比错误等)，且将控制信号Phase1_UPDNB_0_180提供到DCA电路270，将控制信号Phase1_UPDNB_90_270提供到DCA电路280并将控制信号Duty_UPDNB提供到DCA电路270和280。DCA电路270基于Phase1_UPDNB_0_180信号和Duty_UPDNB信号而将调整信号ADJ_0_180提供到信号驱动器电路230，以调整ICLK0和/或ICLK180信号的时序。DCA电路280基于Phase1_UPDNB_90_270信号和Duty_UPDNB信号而将调整信号ADJ_90_270提供到信号驱动器电路230，以调整ICLK90和/或ICLK270信号的时序。

ICLK0、ICLK90、ICLK180和ICLK270信号还由时钟电路200提供到包含在DQ/RDQS块中的电路。包含在DQ/RDQS块中的电路可包含例如：锁存电路，其由ICLK0、ICLK90、ICLK180和ICLK270信号计时；驱动电路，其由ICLK0、ICLK90、ICLK180和ICLK270信号激活，以及类似电路。DQ/RDQS块可包含在输入/输出电路中。举例来说，在本公开的一些实施例中，DQ/RDQS块可包含在图1的输入/输出电路160中。

DCD电路260包含检测器262，所述检测器262检测ICLK0与ICLK180信号之间的时钟周期错误，且基于检测到的时钟周期错误提供具有逻辑电平的控制信号Phase1_UPDNB_0_180。DCD电路260还包含检测器264，所述检测器264检测ICLK90与ICLK270信号之间的时钟周期错误，且基于时钟周期错误提供具有逻辑电平的控制信号Phase1_UPDNB_90_270。

理想地，ICLK0信号的上升沿处于ICLK180信号的上升沿的中间(且ICLK180信号的上升沿处于ICLK0信号的上升沿的中间)，且ICLK90信号的上升沿处于ICLK270信号的上升沿的中间(且ICLK270信号的上升沿处于ICLK90信号的上升沿的中间)。当信号中的一个的上升沿并不处于另一信号的上升沿的中间时，两个信号之间存在时钟周期错误。举例来说，当ICLK0信号的上升沿并不处于ICLK180信号的上升沿的中间时，ICLK0与ICLK180信号之间存在时钟周期错误。在这种情况下，ICLK180信号的上升沿也没有处于ICLK0信号的上升沿的中间。类似地，当ICLK90信号的上升沿并不处于ICLK270信号的上升沿的中间时，ICLK90与ICLK270信号之间存在时钟周期错误(在这一情况下，ICLK270信号的上升沿也没有处于ICLK90信号的上升沿的中间)。

当ICLK0信号的上升沿超过ICLK180信号的上升沿的中间(即，ICLK0信号的上升沿滞后于(迟于)ICLK180信号的上升沿的中间)时，检测器262提供具有低逻辑电平的Phase1_UPDNB_0_180信号。相反地，当ICLK0信号的上升沿小于ICLK180信号的上升沿的中间(即，ICLK90信号的上升沿领先于(早于)ICLK270信号的上升沿的中间)时，检测器262提供具有高逻辑电平的Phase1_UPDNB_0_180信号。检测器264以与检测器262类似的方式操作，其中当ICLK90信号的上升沿超过ICLK270信号的上升沿的中间(即，ICLK0信号的上升沿滞后于(迟于)ICLK180信号的上升沿的中间)时，检测器264提供具有低逻辑电平的Phase1_UPDNB_90_270信号。相反地，当ICLK90信号的上升沿小于ICLK270信号的上升沿的中间(即，ICLK90信号的上升沿领先于(早于)ICLK270信号的上升沿的中间)时，检测器264提供具有高逻辑电平的Phase1_UPDNB_90_270信号。

DCD电路260进一步包含检测器268，所述检测器268检测ICLK0、ICLK90、ICLK180和ICLK270信号之间的占空比错误。理想地，当ICLK0与ICLK180信号之间并不存在时钟周期错误且ICLK90与ICLK270信号之间并不存在时钟周期错误时，ICLK90信号的上升沿处于ICLK0信号的上升沿与ICLK180信号的后续上升沿的中间，且ICLK270信号的上升沿处于ICLK180信号的上升沿与ICLK0信号的后续上升沿的中间。在这一理想情况下，ICLK0信号的上升沿处于ICLK270信号的上升沿与ICLK90信号的后续上升沿的中间，且ICLK180信号的上升沿处于ICLK90信号的上升沿与ICLK270信号的后续上升沿的中间。当上升沿中的任一个偏离先前所描述的理想情况时，针对ICLK0、ICLK90、ICLK180和ICLK270信号，存在占空比错误。

检测器268基于对ICLK0、ICLK90、ICLK180和ICLK270信号的占空比错误的检测而提供具有逻辑电平的控制信号Duty_UPDNB。举例来说，当ICLK90信号的上升沿领先于(早于)ICLK0的上升沿和ICLK180信号的后续上升沿的中间时，检测器268提供具有低逻辑电平的Duty_UPDNB信号。在这种情况下，ICLK270信号的上升沿也领先于(早于)ICLK180的上升沿和ICLK0信号的后续上升沿的中间。当ICLK90信号的上升沿滞后于(迟于)ICLK0的上升沿和ICLK180信号的后续上升沿的中间时，检测器268提供具有高逻辑电平的Duty_UPDNB信号。在这种情况下，ICLK270信号的上升沿也滞后于(迟于)ICLK180的上升沿和ICLK0信号的后续上升沿的中间。

DCA电路270包含编码电路274和时序调整电路278。编码电路274从检测器电路262接收Phase1_UPDNB_0_180信号且从检测器电路268接收Duty_UPDNB信号。编码电路274进一步接收控制编码电路274的操作的控制信号0_90_Correction和控制信号Pulse。当处于操作中时，编码电路274基于Phase1_UPDNB_0_180信号且基于Duty_UPDNB信号而提供编码信号UPCODE0<N:0>和DNCODE0<N:0>。UPCODE0<N:0>信号可包含一或多个信号且DNCODE0<N:0>信号可包含一或多个信号，例如UPCODE0<N:0>和DNCODE0<N:0>信号可包含N+1个信号，其中N为整数。

将UPCODE0<N:0>和DNCODE0<N:0>信号提供到时序调整电路278，所述时序调整电路278将ADJ_0_180信号提供到信号驱动器电路230以调整CLK0'和CLK180'信号的时序(其又调整ICLK0和ICLK180信号的时序)。在本公开的一些实施例中，时序调整电路278提供ADJ_0_180信号，所述ADJ_0_180信号通过调整CLK0'和CLK180'信号的信号转变(例如上升沿和下降沿)的时序来调整CLK0'和CLK180'信号的时序。具体来说，可将信号转变调整为更快(例如在电平之间更快速地变化)以减少延迟，且调整为更慢(例如在电平之间更缓慢地变化)以增加延迟。

DCA电路280包含编码电路284和时序调整电路288。编码电路284从检测器电路264接收Phase1_UPDNB_90_270信号且从检测器电路268接收Duty_UPDNB信号。编码电路284进一步接收控制编码电路284的操作的控制信号0_90_Correction和Pulse信号。当处于操作中时，编码电路284基于Phase1_UPDNB_90_270信号且基于Duty_UPDNB信号而提供编码信号UPCODE1<N:0>和DNCODE1<N:0>。UPCODE1<N:0>信号可包含一或多个信号且DNCODE1<N:0>信号可包含一或多个信号，例如UPCODE1<N:0>和DNCODE1<N:0>信号可包含N+1个信号，其中N为整数。

将UPCODE1<N:0>和DNCODE1<N:0>信号提供到时序调整电路288，所述时序调整电路288将ADJ_90_270信号提供到信号驱动器电路230以调整CLK90'和CLK270'信号的时序(其又调整ICLK90和ICLK270信号的时序)。在本公开的一些实施例中，时序调整电路288提供ADJ_90_270信号，所述ADJ_90_270信号通过调整CLK90'和CLK270'信号的信号转变(例如上升沿和下降沿)的时序来调整CLK90'和CLK270'信号的时序。具体来说，可将信号转变调整为更快(例如在电平之间更快速地变化)以减少延迟，且调整为更慢(例如在电平之间更缓慢地变化)以增加延迟。

在本公开的一些实施例中，通过增加信号中的任一个的延迟来调整CLK0'、CLK90'、CLK180'和CLK270'信号的时序。在本公开的一些实施例中，通过减少信号中的任一个的延迟来调整CLK0'、CLK90'、CLK180'和CLK270'信号的时序。在本公开的一些实施例中，通过增加或减少信号中的任一个的延迟来调整CLK0'、CLK90'、CLK180'和CLK270'信号的时序。相比于解除激活已激活的电路以减少延迟，通过增加信号中的任一个的延迟来调整信号的时序可在增加延迟时通过使用有源电路来减小功率消耗和时钟抖动。

将参考图2和3描述时钟电路200的操作。图3是根据本公开的一实施例的在时钟电路200的操作期间的各个信号的时序图。图3展示数据时钟信号WCK和WCKF，以及根据WCK和WCKF信号产生的由信号驱动器电路230提供的ICLK0、ICLK90、ICLK180和ICLK270信号。

如图3中所展示，WCK和WCKF信号具有占空比错误，具体来说，WCK信号具有大于50％的占空比且WCKF信号具有小于50％的占空比。然而，本发明实例将假定WCK和WCKF信号的时钟周期(以及WCK和WCKF信号的占空比错误)随时间推移为一致的。因此，ICLK0、ICLK90、ICLK180和ICLK270信号的周期同样随时间推移为一致的。也就是说，ICLK0、ICLK90、ICLK180和ICLK270信号的周期为相同的且并不发生变化。除了来自WCK和WCKF信号的占空比错误的时钟循环错误之外，由于提供ICLK0、ICLK90、ICLK180和ICLK270信号的电路中的失配，ICLK0、ICLK90、ICLK180和ICLK270信号可相对于彼此具有时序偏移。举例来说，ICLK0信号和ICLK180信号可由180度异相相对于彼此偏移，且ICLK90信号和ICLK270信号可由180度异相相对于彼此偏移。另外，ICLK0和ICLK90(以及ICLK180和ICLK270)信号可由90度异相相对于彼此偏移。

如先前所描述，当ICLK0信号的上升沿处于ICLK180信号的上升沿的中间(且ICLK180信号的上升沿处于ICLK0信号的上升沿的中间)时，对于ICLK0和ICLK180信号，不存在时钟周期错误。在了解WCK和WCKF信号的周期一致且ICLK0、ICLK90、ICLK180和ICLK270信号的周期一致的情况下，参考图3，从ICLK0信号的上升沿(A)到ICLK180信号的上升沿(B)的时间应与从ICLK180信号的上升沿(B)到ICLK0信号的上升沿(C)的时间相等。ICLK180信号的理想时序在图3中以用于ICLK180信号的虚线展示。然而，在本发明实例中，实际ICLK180信号滞后于(迟于)ICLK180信号的理想时序，如图3中展示为用于ICLK180信号的实线。因此，对于实线ICLK180信号，(A)到(B)之间的时间大于(B)到(C)之间的时间。应减小(A)到(B)之间的时间以提供ICLK0与ICLK180信号之间的理想时钟周期时序。

检测器电路262检测ICLK0与ICLK180信号之间的时钟周期错误，且提供反映所述错误的Phase1_UPDNB_0_180信号。Phase1_UPDNB_0_180信号由检测器电路262提供到编码电路274，所述编码电路274在由无效0_90_signal(例如无效低电平)和有效Pulse信号(例如有效高逻辑电平)激活时将基于Phase1_UPDNB_0_180信号的UPCODE0<N:0>和DNCODE0<N:0>信号提供到时序调整电路278。时序调整电路278使用UPCODE0<N:0>和DNCODE0<N:0>信号来将ADJ_0_180信号提供到信号驱动器电路230，以向CLK0'信号添加延迟，其又使得ICLK0信号相对于ICLK180信号延迟。当向ICLK0信号添加足够延迟时，如由检测电路262所确定，(A)到(B)之间的时间变得与(B)到(C)之间的时间相等，且ICLK180信号的上升沿(B)处于ICLK0信号的上升沿(A)和(C)的中间。在ICLK0信号和ICLK180信号的周期一致且相同的情况下，ICLK180信号的上升沿处于ICLK0信号的上升沿的中间。

在施加到ICLK90和ICLK270信号时，从ICLK90信号的上升沿(AA)到ICLK270信号的上升沿(BB)的时间应与从ICLK270信号的上升沿(BB)到ICLK90信号的上升沿(CC)的时间相等。ICLK270信号的理想时序在图3中以用于ICLK270信号的虚线展示。然而，在本发明实例中，实际ICLK270信号领先于(早于)ICLK270信号的理想时序，如图3中展示为用于ICLK270信号的实线。因此，对于实线ICLK270信号，(AA)到(BB)之间的时间小于(BB)到(CC)之间的时间。应增加(AA)到(BB)之间的时间以提供ICLK90与ICLK270信号之间的理想时钟周期时序。

检测器电路264检测ICLK90与ICLK270信号之间的时钟周期错误，且提供反映所述错误的Phase1_UPDNB_90_270信号。Phase1_UPDNB_90_270信号由检测器电路264提供到编码电路284，所述编码电路284在由无效0_90_signal(例如无效低电平)和有效Pulse信号(例如有效高逻辑电平)激活时将基于Phase1_UPDNB_90_270信号的UPCODE1<N:0>和DNCODE1<N:0>信号提供到时序调整电路288。时序调整电路288使用UPCODE1<N:0>和DNCODE1<N:0>信号来将ADJ_90_270信号提供信号驱动器电路230，以向CLK270'信号添加延迟，其又使得ICLK270信号相对于ICLK90信号延迟。当向ICLK270信号添加足够延迟时，如由检测电路264所确定，(AA)到(BB)之间的时间变得与(BB)到(CC)之间的时间相等，且ICLK270信号的上升沿(BB)处于ICLK90信号的上升沿(AA)和(CC)的中间。在ICLK90信号和ICLK270信号的周期一致且相同的情况下，ICLK270信号的上升沿处于ICLK90信号的上升沿的中间。

在本公开的一些实施例中，可同时检测并校正ICLK0与ICLK180信号之间以及ICLK90与ICLK270信号之间的时钟周期错误。举例来说，可同时激活编码电路274和284以将ADJ_0_180信号和ADJ_90_270信号提供到信号驱动器电路230，从而调整ICLK0和/或ICLK180信号以及ICLK90和/或ICLK270信号的时序。在本公开的其它实施例中，可以依序、交叠等方式检测并校正ICLK0与ICLK180信号之间以及ICLK90与ICLK270信号之间的时钟周期错误。

在对ICLK0和/或ICLK180信号进行时序调整以及对ICLK90和/或ICLK270进行时序调整以去除时钟周期错误之后，检测并校正ICLK0、ICLK90、ICLK180和ICLK270信号之间的占空比错误。

如先前所描述，假定ICLK0与ICLK180之间以及ICLK90与ICLK270之间不存在时钟周期错误，当ICLK90信号的上升沿处于ICLK0信号的上升沿与ICLK180信号的后续上升沿的中间且ICLK270信号的上升沿处于ICLK180信号的上升沿与ICLK0信号的后续上升沿的中间时，对于ICLK0、ICLK90、ICLK180和ICLK270信号，不存在占空比错误。参考图3，从ICLK0信号的上升沿(D)到ICLK90信号的上升沿(E)的时间应与从ICLK90信号的上升沿(E)到ICLK180信号的上升沿(F)的时间相等。通过成对地调整ICLK信号的时序(例如调整ICLK0和ICLK180信号两者的时序；调整ICLK90和ICLK270信号两者的时序)，使ICLK90信号的上升沿(E)在上升沿(D)和(F)之间的中间对准也使得ICLK270信号的上升沿在上升沿(F)与ICLK0信号的后续上升沿之间对准。

如先前所描述，ICLK0信号从初始时序调整以具有更大延迟，以便去除ICLK0与ICLK180信号之间的时钟周期错误，且ICLK270信号从初始时序调整以具有更大延迟，以便去除ICLK90与ICLK270信号之间的时钟周期错误。如图3中所展示，即使ICLK0信号具有额外延迟，(D)到(E)之间的时间仍大于(E)到(F)之间的时间。应减小(D)到(E)之间的时间(且增大时间(E)到(F))以提供ICLK0、ICLK90、ICLK180和ICLK270信号之间的理想占空比时序(例如不存在占空比错误)。

检测器268检测ICLK0、ICLK90、ICLK180和ICLK270信号之间的占空比错误，且提供反映错误的Duty_UPDNB信号。检测器电路268将Duty_UPDNB信号提供到编码电路274和编码电路284。当由有效0_90_signal(例如有效高电平)和有效Pulse信号(例如有效高逻辑电平)激活时，编码电路274和284分别将基于Duty_UPDNB信号的UPCODE0<N:0>和DNCODE0<N:0>信号以及UPCODE1<N:0>和DNCODE1<N:0>信号提供到时序调整电路278且提供到时序调整电路288。时序调整电路278使用UPCODE0<N:0>和DNCODE0<N:0>信号来将ADJ_0_180信号提供到信号驱动器电路230，且时序调整电路288使用UPCODE1<N:0>和DNCODE1<N:0>信号来将ADJ_90_270信号提供到信号驱动器电路230，从而调整ICLK0、ICLK90、ICLK180 ICLK270信号中的一或多个以校正占空比错误。

在本发明实例中，在(D)到(E)之间的时间大于(E)到(F)之间的时间且应减小(D)到(E)之间的时间(且增大时间(E)到(F))以去除占空比错误的情况下，时序调整电路278和288提供ADJ_0_180信号和ADJ_90_270信号以向ICLK0和ICLK180信号添加延迟。因此，延迟ICLK0和ICLK180信号以减小(D)到(E)之间的时间且增大(E)到(F)之间的时间。

当向ICLK0和ICLK180信号添加足够延迟时，如由检测电路268所确定，(D)到(E)之间的时间变得与(E)到(F)之间的时间相等，且ICLK90信号的上升沿(E)处于CLK0信号的上升沿(D)与ICLK180信号的(F)的中间。在ICLK90信号与ICLK270信号之间的时钟周期错误已校正的情况下，ICLK270信号的上升沿处于ICLK180信号的上升沿与ICLK0信号的后续上升沿的中间。

在占空比校正之后，ICLK0、ICLK90、ICLK180和ICLK270信号的上升沿在ICLK信号的一个时钟循环内与0度、90度、180度和270度的适当相位对准。参考图3，ICLK180信号的上升沿(H)处于ICLK0信号的上升沿(G)与(I)的中间，且ICLK270信号的上升沿(K)处于ICLK90信号的上升沿(J)与(L)的中间。另外，ICLK90信号的上升沿(J)处于ICLK0信号的上升沿(G)与ICLK180信号的(H)的中间，且ICLK270信号的上升沿(K)处于ICLK180信号的上升沿(H)与ICLK0信号的(I)的中间。

图4是根据本公开的一实施例的在时钟电路200的操作期间的各个信号的时序图。图4说明图3的实例的由编码电路274提供的UPCODE0<N:0>和DNCODE0<N:0>信号以及由编码电路284提供的UPCODE0<N:0>和DNCODE0<N:0>信号。进一步说明Pulse信号和0_90_Correction信号。

图4说明向ICLK0信号添加延迟以去除ICLK0与ICLK180信号之间的时钟周期错误，且向ICLK270信号添加延迟以去除ICLK90与ICLK270信号之间的时钟周期错误。如先前参考图3所描述，检测器电路262检测ICLK0与ICLK180信号之间的时钟周期错误，且将指示所述时钟周期错误的Phase1_UPDNB_0_180信号提供到编码电路274。类似地，检测器电路264检测ICLK90与ICLK270信号之间的时钟周期错误，且将指示所述时钟周期错误的Phase1_UPDNB_90_270信号提供到编码电路284。

在时间T0，0_90_Correction信号处于低电平，指示已执行时钟周期调整。当Pulse信号脉冲到高电平时，低电平0_90_Correction信号控制编码电路274和284分别接收Phase1_UPDNB_0_180信号和Phase1_UPDNB_90_270信号。基于Phase1_UPDNB_0_180信号，编码电路274将UPCODE0<N:0>信号提供到时序调整电路278以向ICLK0信号添加延迟，且将DNCODE0<N:0>信号提供到时序调整电路278以不向ICLK180信号添加延迟。基于Phase1_UPDNB_90_270信号，编码电路284将UPCODE1<N:0>信号提供到时序调整电路288以不向ICLK90信号添加延迟，且将DNCODE1<N:0>信号提供到时序调整电路288以向ICLK270信号添加延迟。在图4中的时间T0之后，UPCODE0<N:0>、DNCODE0<N:0>、UPCODE1<N:0>和DNCODE1<N:0>的值分别由1、0、0、1表示。

在本发明实例中，检测器电路262甚至在ICLK0信号的时序调整之后继续检测ICLK0与ICLK180信号之间的时钟周期错误，且将指示所述时钟周期错误的Phase1_UPDNB_0_180信号提供到编码电路274。检测器电路264还继续检测ICLK90与ICLK270信号之间的时钟周期错误，且将指示所述时钟周期错误的Phase1_UPDNB_90_270信号提供到编码电路284。

在时间T1，Pulse信号脉冲到高电平，使得编码电路274接收Phase1_UPDNB_0_180信号。基于Phase1_UPDNB_0_180信号，编码电路274将UPCODE0<N:0>信号提供到时序调整电路278以向ICLK0信号添加延迟，且将DNCODE0<N:0>信号提供到时序调整电路278以不向ICLK180信号添加延迟。Pulse信号也使得编码电路284接收Phase1_UPDNB_90_270信号。基于Phase1_UPDNB_90_270信号，编码电路284将UPCODE1<N:0>信号提供到时序调整电路288以不向ICLK90信号添加延迟，且将DNCODE1<N:0>信号提供到时序调整电路288以向ICLK270信号添加延迟。在图4中的时间T1之后，UPCODE0<N:0>、DNCODE0<N:0>、UPCODE1<N:0>和DNCODE1<N:0>的值分别由2、0、0、2表示。

在对ICLK0和ICLK270信号进行第二调整之后，检测器电路262和264并不检测ICLK0与ICLK180信号之间以及ICLK90与ICLK270信号之间存在的任何时钟周期错误。

在时间T2，0_90_Correction信号变化到高电平，从而使得编码电路274和284在Pulse信号脉冲时从检测器电路268接收Duty_UPDNB信号。如先前所描述，Duty_UPDNB信号指示ICLK0、ICLK90、ICLK180和ICLK270信号之间的占空比错误。

如先前参考图3所描述，检测器电路268检测ICLK0、ICLK90、ICLK180和ICLK270信号之间的占空比错误且提供指示占空比错误的Duty_UPDNB，所述占空比错误为ICLK90和ICLK270信号的上升沿从ICLK0和ICLK180信号的上升沿的中间开始滞后(或从另一角度来看，ICLK0和ICLK180信号的上升沿从ICLK90和ICLK270信号的上升沿的中间开始领先)。

在时间T3，Pulse信号脉冲高电平，且使得编码电路274从检测器电路268接收Duty_UPDNB信号并将UPCODE0<N:0>和DNCODE0<N:0>信号提供到时序调整电路278以向ICLK0和ICLK180信号添加延迟。Pulse信号还使得编码电路284从检测器电路268接收Duty_UPDNB信号，且将UPCODE1<N:0>和DNCODE1<N:0>信号提供到时序调整电路288以不向ICLK90和ICLK270信号添加延迟。在时间T3根据Pulse信号进行时序调整之后，在图4中，UPCODE0<N:0>、DNCODE0<N:0>、UPCODE1<N:0>和DNCODE1<N:0>的值分别由3、1、0、2表示。

图5是根据本公开的一实施例的检测器电路500的示意图。在本公开的一些实施例中，检测器电路500可包含在图2的检测器电路262和/或检测器电路264中。

检测器电路500包含分相器电路510和530。每一分相器电路接收相应输入信号并提供两个输出信号。具体来说，分相器电路510接收CLK_A信号并提供输出信号OUT_A和OUTF_A，且分相器电路530接收CLK_B信号并提供输出信号OUT_B和OUTF_B。输出信号OUT具有与输入信号CLK相同的信号电平，且输出信号OUTF具有与输入信号CLK互补的信号电平。举例来说，当输入信号CLK具有高电平时，OUT信号具有高电平且OUTF信号具有低电平；且当输入信号CLK具有低电平时，OUT信号具有低电平且OUTF信号具有高电平。每一分相器包含第一和第二信号路径。第一信号路径包含两个串联耦合的反相器电路并提供OUT信号，且第二信号路径包含三个串联耦合的反相器电路并提供OUTF信号。

检测器电路500进一步包含相位检测电路520和相位检测电路540。相位检测电路520具有OUTF_A和OUT_B信号且提供指示CLK_A与CLK_B信号之间的相位关系的输出信号DUTY_H。相位检测电路540具有OUT_A和OUTF_B信号且提供输出信号DUTY_L，所述输出信号DUTY_L是DUTY_H信号的补充。

相位检测电路520包含反相器522，所述反相器522具有由OUTF_A信号控制的上拉晶体管和由OUT_B信号控制的下拉晶体管。反相器电路522的输出端耦合到锁存电路524。锁存电路524为弱锁存器，所述弱锁存器在上拉和下拉晶体管未启用(例如不导电)时保持反相器电路522的逻辑电平。锁存电路524的输出端耦合到反相器电路526，所述反相器电路526提供DUTY_H信号。相位检测电路540包含反相器542，所述反相器542具有由OUTF_B信号控制的上拉晶体管和由OUT_A信号控制的下拉晶体管。反相器电路542的输出端耦合到锁存电路544。锁存电路544为弱锁存器，所述弱锁存器在上拉和下拉晶体管未启用(例如不导电)时保持反相器电路542的逻辑电平。锁存电路544的输出端耦合到反相器电路546，所述反相器电路546提供DUTY_L信号。

将DUTY_H信号提供到滤波电路552，且将DUTY_L信号提供到滤波电路554。滤波电路552和554分别对DUTY_H和DUTY_L信号的高频变化进行滤波。将滤波后的DUTY_H和DUTY_L信号提供到放大器电路560，所述放大器电路560基于滤波后的DUTY_H和DUTY_L信号的电平而提供输出信号Phase1_UPDNB。

在检测器电路500包含在检测器电路262中的本公开的实施例中，CLK_A信号可以是ICLK0信号且CLK_B信号可以是ICLK180信号，且Phase1_UPDNB信号可以是Phase1_UPDNB_0_180信号。在检测器电路500包含在检测器电路264中的本公开的实施例中，CLK_A信号可以是ICLK90信号且CLK_B信号可以是ICLK270信号，且Phase1_UPDNB信号可以是Phase1_UPDNB_90_270信号。

将参考图6描述检测器电路500的操作。图6是根据本公开的一实施例的在检测器电路500的操作期间的各个信号的时序图。

在操作中，CLK_A信号的上升沿使得DUTY_H信号变化到高电平并使得DUTY_L信号变化到低电平，且CLK_B信号的上升沿使得DUTY_H信号变化到低电平并使得DUTY_L信号变化到高电平。参考图6，在时间T0，CLK_A信号的上升沿使得DUTY_H信号变化到高电平并使得DUTY_L信号变化到低电平。在时间T1，CLK_B信号的上升沿使得DUTY_H信号变化到低电平并使得DUTY_L信号变化到高电平。在时间T2和T3，重复DUTY_H和DUTY_L信号的电平变化的循环。

滤波电路552和554基本上去除DUTY_H和DUTY_L信号的电平中的小于DUTY_H和DUTY_L信号的循环的一半的变化。举例来说，当DUTY_H信号在一个循环内比DUTY_L信号处于高电平更长时间时，滤波电路552提供高电平的滤波后的DUTY_H信号。当DUTY_L信号在所述循环内比DUTY_H信号处于低电平更长时间时，滤波电路554提供低电平的滤波后的DUTY_L信号。相反地，当DUTY_H信号在所述循环内比DUTY_L信号处于低电平更长时间时，滤波电路552提供低电平的滤波后的DUTY_H信号。当DUTY_L信号在所述循环内比DUTY_H信号处于高电平更长时间时，滤波电路554提供高电平的滤波后的DUTY_L信号。

在图6中，DUTY_H和DUTY_L信号的循环在时间T0与T2之间。在时间T0与T2之间，DUTY_H信号处于高电平的时间少于DUTY_L信号。因此，滤波电路552提供低电平的滤波后的DUTY_H信号且滤波电路554提供高电平的滤波后的DUTY_L信号。

放大器电路560的输出是基于滤波后的DUTY_H和DUTY_L信号的电平。当DUTY_H信号处于高电平且DUTY_L信号处于低电平时，放大器电路560提供高电平Phase1_UPDNB信号。当DUTY_H信号处于低电平且DUTY_L信号处于高电平时，放大器电路560提供低电平Phase1_UPDNB信号。在参考图6描述的本发明实例中，放大器电路560提供低电平Phase1_UPDNB信号。

图7是根据本公开的一实施例的检测器电路700的示意图。在本公开的一些实施例中，检测器电路700可包含在图2的检测器电路268中。

检测器电路700包含分相器电路710、715、720和725。每一分相器电路接收相应输入信号并提供两个输出信号。具体来说，分相器电路710接收CLK_0信号并提供输出信号OUT_0和OUTF_0，分相器电路715接收CLK_90信号并提供输出信号OUT_90和OUTF_90，分相器电路730接收CLK_180信号并提供输出信号OUT_180和OUTF_180，且分相器电路735接收CLK_270信号并提供输出信号OUT_270和OUTF_270。在本公开的一些实施例中，分相器电路735为任选的，且可能并不包含分相器电路735。可包含分相器电路735以使CLK_270信号中提供的信号线的负载与由于分相器电路710、715和730而提供CLK_0、CLK_90和CLK_180信号的信号线的负载平衡。输出信号OUT具有与输入信号CLK相同的信号电平，且输出信号OUTF具有与输入信号CLK互补的信号电平。举例来说，当输入信号CLK具有高电平时，OUT信号具有高电平且OUTF信号具有低电平；且当输入信号CLK具有低电平时，OUT信号具有低电平且OUTF信号具有高电平。每一分相器包含第一和第二信号路径。第一信号路径包含两个串联耦合的反相器电路并提供OUT信号，且第二信号路径包含三个串联耦合的反相器电路并提供OUTF信号。

检测器电路700进一步包含相位检测电路720和相位检测电路740。相位检测电路720具有OUTF_0和OUT_90信号并提供指示OUTF_0与OUT_90信号之间的相位关系的输出信号DUTY_H。相位检测电路740具有OUTF_90和OUT_180信号并提供指示OUTF_90与OUT_180信号之间的相位关系的输出信号DUTY_L。

相位检测电路720包含反相器722，所述反相器722具有由OUTF_0信号控制的上拉晶体管和由OUT_90信号控制的下拉晶体管。反相器电路722的输出端耦合到锁存电路724。锁存电路724为弱锁存器，所述弱锁存器在上拉和下拉晶体管未启用时保持反相器电路722的逻辑电平。锁存电路724的输出端耦合到反相器电路726，所述反相器电路726提供DUTY_H信号。相位检测电路740包含反相器742，所述反相器742具有由OUTF_90信号控制的上拉晶体管和由OUT_180信号控制的下拉晶体管。反相器电路742的输出端耦合到锁存电路744。锁存电路744为弱锁存器，所述弱锁存器在上拉和下拉晶体管未启用时保持反相器电路742的逻辑电平。锁存电路744的输出端耦合到反相器电路746，所述反相器电路746提供DUTY_L信号。

将DUTY_H信号提供到滤波电路752且将DUTY_L信号提供到滤波电路754。滤波电路752和754分别对DUTY_H和DUTY_L信号的高频变化进行滤波。将滤波后的DUTY_H和DUTY_L信号提供到放大器电路760，所述放大器电路760基于滤波后的DUTY_H和DUTY_L信号的电平而提供输出信号Duty_UPDNB。

在检测器电路700包含在图2的检测器电路268中的本公开的实施例中，CLK_0信号可以是ICLK0信号，CLK_90信号可以是ICLK90信号，CLK_180信号可以是ICLK180，且CLK_270信号可以是ICLK270信号，且Duty_UPDNB信号可以是由检测器电路268提供的Duty_UPDNB。

在操作中，CLK_0信号的上升沿使得DUTY_H信号变化到高电平，且CLK_90的上升沿使得DUTY_H信号变化到低电平。CLK_90信号的上升沿还使得DUTY_L信号变化到高电平，且CLK_180信号的上升沿使得DUTY_L信号变化到低电平。DUTY_H信号处于高电平的时间反映了CLK_0与CLK_90信号之间的偏移。DUTY_L信号处于高电平的时间反映了CLK_90与CLK_180信号之间的偏移。

滤波电路752和754去除DUTY_H和DUTY_L信号的电平中的小于DUTY_H和DUTY_L信号的循环的一半的变化。举例来说，当DUTY_H信号在一个循环内比DUTY_L信号处于高电平更长时间时，滤波电路752提供高电平的滤波后的DUTY_H信号。当DUTY_L信号在所述循环内比DUTY_H信号处于低电平更长时间时，滤波电路754提供低电平的滤波后的DUTY_L信号。相反地，当DUTY_H信号在所述循环内比DUTY_L信号处于低电平更长时间时，滤波电路752提供低电平的滤波后的DUTY_H信号。当DUTY_L信号在所述循环内比DUTY_H信号处于高电平更长时间时，滤波电路754提供高电平的滤波后的DUTY_L信号。

放大器电路760的输出是基于滤波后的DUTY_H和DUTY_L信号的电平。当DUTY_H信号处于高电平且DUTY_L信号处于低电平(例如DUTY_H信号在一个循环内比DUTY_L信号为高电平更长时间)时，放大器电路760提供高电平Duty_UPDNB信号。当DUTY_H信号处于高电平且DUTY_L信号处于低电平(例如DUTY_H信号在一个循环内比DUTY_L信号为高电平更短时间)时，放大器电路760提供低电平Duty_UPDNB信号。

举例来说，在CLK_0与CLK_90信号之间的偏移大于CLK_90和CLK_180信号的偏移的情况下，Duty_UPDNB信号为高电平。在图3的实例中描述这类情况。如先前所描述，向ICLK0和ICLK180信号添加延迟，使得ICLK90信号的上升沿处于ICLK0和ICLK180信号的上升沿的中间，由此去除ICLK0、ICLK90、ICLK180和ICLK270信号之间的任何占空比错误。在CLK_90与CLK_180信号之间的偏移大于CLK_0和CLK_90信号的偏移的情况下，Duty_UPDNB信号为低电平。可调整ICLK90和ICLK270信号的时序例如以去除ICLK0、ICLK90、ICLK180和ICLK270信号之间的任何占空比错误。

图8是根据本公开的一实施例的编码电路800的框图。在本公开的一些实施例中，编码电路800可包含在图2的编码电路274和/或284中。

编码电路800包含复用器电路810，所述复用器电路810接收Phase1_UPDNB信号和Duty_UPDNB信号，且进一步接收控制信号0_90_Correction。复用器810基于0_90_Correction信号而提供Phase1_UPDNB或Duty_UPDNB信号。举例来说，复用器电路810在0_90_Correction信号处于低电平时提供Phase1_UPDNB信号，且在0_90_Correction信号处于高电平时提供Duty_UPDNB信号。

复用器电路810的输出端设置为计数器电路820和计数器电路830的输入端。还提供控制信号Pulse以对计数器电路820和830进行计时。当Pulse信号为有效的(例如高电平有效脉冲)时，对计数器电路820进行计时且计数值在计数器电路820由复用器电路810的输出激活时递增。同样地，有效Pulse信号对计数器电路830进行计时，以在计数器电路830由复用器电路810的输出激活时使计数值递增。举例来说，当Pulse信号脉冲且计数器电路820由来自复用器电路810的高电平输出激活时，计数器电路820使其计数值递增，且当Pulse信号脉冲且计数器电路830由来自复用器电路810的低电平输出(由计数器电路830的反相输入导致)激活时，计数器电路830使其计数值递增。计数器电路820的计数值提供为UPCODE<N:0>信号，且计数器电路830的计数值提供为DNCODE<N:0>信号。

在编码电路800包含在编码电路274中的本公开的实施例中，Phase1_UPDNB信号可以是由检测器电路262提供的Phase1_UPDNB_0_180信号，且Duty_UPDNB信号可由检测器电路268提供。在编码电路800包含在编码电路284中的本公开的实施例中，Phase1_UPDNB信号可以是由检测器电路264提供的Phase1_UPDNB_90_270信号，且Duty_UPDNB信号可由检测器电路268提供。Pulse信号和0_90_Correction信号可如图2中针对编码电路274和284所展示地提供到编码电路800。

虽然计数器电路820和830已描述为使相应计数值递增，但在本公开的一些实施例中，计数器电路830可基于复用器电路810的输出和Pulse信号而使相应计数值递减。

图9是根据本公开的一实施例的时序调整电路900的示意图。时序调整电路900可包含在图2的时序调整电路278和/或时序调整电路288中。

时序调整电路900包含电流电路910和电流电路920。电流电路910包含多个晶体管912、914和916，所述多个晶体管的激活由UPCODE<N:0>信号控制，且电流电路920包含多个晶体管922、924和926，所述多个晶体管的激活由DNCODE<N:0>信号控制。在图9中所展示的实施例中，当相应UPCODE或DNCODE信号为低电平时，晶体管激活。

电流电路910和920各自展示为包含N个晶体管，其中N为整数。在图9的实施例中，为电流电路910和920中的每一个展示三个晶体管。然而，在其它实施例中，可包含更多或更少个晶体管。在图9中所展示的实施例中，晶体管912、914、916、922、924和926展示为p型晶体管。然而，在其它实施例中，可使用晶体管的其它实例。

参考电流电路910，由电流电路910提供的电流OUT具有可基于UPCODE<N:0>信号而调整的幅值。可通过激活更多的晶体管912、914和916而增大由电流电路910提供的电流，且通过激活更少的晶体管912、914和916而减小所述电流。举例来说，假定晶体管912由低电平UPCODE<0>信号激活，可通过利用低电平UPCODE<1>信号激活晶体管914而增大电流，且可通过利用低电平UPCODE<N>信号激活晶体管916而进一步增大电流。可通过将UPCODE信号中的一或多个改变为高电平以解除激活相应晶体管来减小电流。

参考电流电路920，由电流电路920提供的电流OUTF具有可基于DNCODE<N:0>信号而调整的幅值。可通过激活更多的晶体管922、924和926而增大由电流电路920提供的电流，且通过激活更少的晶体管922、924和926而减小所述电流。举例来说，假定晶体管922由低电平DNCODE<0>信号激活，可通过利用低电平DNCODE<1>信号激活晶体管924而增大电流，且可通过利用低电平DNCODE<N>信号激活晶体管926而进一步增大电流。可通过将DNCODE信号中的一或多个改变为高电平以解除激活相应晶体管来减小电流。

在本公开的一些实施例中，由时序调整电路900提供的OUT和OUTF电流可用于调整设置于信号线上的信号的时序，电流电路910和920耦合到所述信号线。增大提供到信号线(所述信号线提供信号)的电流可改变信号从一个电平变化到另一电平的速率。如下文将更详细地描述，改变信号从一个电平变化到另一电平的速率可调整信号的时序。

由电流电路910和920提供的电流OUT和OUTF可作为调整信号提供到例如信号驱动器电路。在时序调整电路900包含在图2的时序调整电路278和/或时序调整电路288中的本公开的实施例中，由电流电路910和920提供的电流OUT和OUTF可表示ADJ_0_180信号，且由电流电路910和920提供的电流OUT和OUTF可表示ADJ_90_270信号。

图10是根据本公开的一实施例的电平移位器电路1000的示意图。在本公开的一些实施例中，电平移位器电路1000可包含在图2的电平移位器电路236和/或电平移位器电路238中。

电平移位器电路1000包含电平移位器级1010和电平移位器级1030。每一电平移位器级1010和1020提供相应输出信号ICLK和ICLKF。电平移位器级1010包含耦合在节点1018与参考电压(例如地面)之间的串联耦合的p型和n型晶体管1014和1024，且进一步包含耦合在节点1018与参考电压之间的串联耦合的p型和n型晶体管1016和1026。p型偏压晶体管1012耦合到电源，且节点1018基于偏压信号IBIAS而将功率提供到节点1018。晶体管1014的栅极提供时钟信号CLK，且晶体管1016的栅极提供时钟信号CLKF。CLK和CLKF为互补时钟信号。晶体管1024和1026的栅极耦合到一起，且耦合到节点1028。反相器1020耦合到节点1022，且提供ICLK信号，所述ICLK信号为节点1022处的信号OCLKF的补充。

电平移位器级1030包含耦合在节点1038与参考电压之间的串联耦合的p型和n型晶体管1034和1044，且进一步包含耦合在节点1038与参考电压之间的串联耦合的p型和n型晶体管1036和1046。p型偏压晶体管1032耦合到电源，且节点1038基于IBIAS信号而将功率提供到节点1038。晶体管1034的栅极提供CLKF信号，且晶体管1036的栅极提供CLK信号。晶体管1044和1046的栅极耦合到一起，且耦合到节点1048。反相器1040耦合到节点1042，且提供ICLKF信号，所述ICLKF信号是节点1042处的信号OCLK的补充。

在操作中，相对于节点1028处的OCLKF_REF电压，电平移位器级1010提供ICLK信号，所述ICLK信号具有与节点1022处的OCLKF信号互补的电平。举例来说，当OCLKF信号大于OCLKF_REF电压时，触发反相器1020以提供低电平ICLK信号，且当OCLKF信号小于OCLKF_REF电压时，触发反相器1020以提供高电平ICLK信号。OCLKF信号的电压是基于提供到晶体管1014的栅极的CLK信号以及提供到晶体管1016的栅极的CLKF信号。

可利用CLK和/或CLKF信号从一个电平变化到另一电平的速率调整ICLK信号的时序。举例来说，如先前所描述，当OCLKF信号超过OCLKF_REF电压时，触发反相器1020以提供低电平ICLK信号。OCLKF信号从低电平变化到超过OCLKF_REF信号的速率是基于CLK信号从高电平变化到低电平的速率和/或CLKF信号从低电平变化到高电平的速率。在CLK信号从高电平变化到低电平的速率减小(例如下降时间较慢)的情况下，OCLKF信号从低电平变化到高电平的速率也减小(例如上升时间较慢)。因此，OCLKF信号在相对较晚时间超过OCLKF_REF电压，由此使得反相器1020经触发以在相对较晚时间提供低电平ICLK信号。因此，从高电平变化到低电平的ICLK信号的时序相对延迟。相反地，在CLK信号从高电平变化到低电平的变化速率增大(例如下降时间较快)的情况下，OCLKF信号从低电平变化到高电平的速率也增大(例如上升时间较快)。因此，OCLKF信号在相对较早时间超过OCLKF_REF电压，由此使得反相器1020经触发以在相对较早时间提供低电平ICLK信号。因此，从高电平变化到低电平的ICLK信号的时序相对较早(例如相对较少的延迟)。

在操作中，相对于节点1048处的OCLK_REF电压，电平移位器级1030提供ICLKF信号，所述ICLKF信号具有与节点1042处的OCLK信号互补的电平。举例来说，当OCLK信号大于OCLK_REF电压时，触发反相器1040以提供低电平ICLKF信号，且当OCLK信号小于OCLK_REF电压时，触发反相器1040以提供高电平ICLKF信号。OCLK信号的电压是基于提供到晶体管1034的栅极的CLKF信号以及提供到晶体管1036的栅极的CLK信号。

可利用CLK和CLKF信号从一个电平变化到另一电平的速率调整ICLKF信号的时序。举例来说，如先前所描述，当OCLK信号小于OCLK_REF电压时，触发反相器1040以提供高电平ICLKF信号。OCLK信号从高电平变化到小于OCLK_REF信号的速率可基于CLK信号从高电平变化到低电平的速率和/或CLKF信号从低电平变化到高电平的速率。在CLK信号从高电平变化到低电平的速率减小(例如下降时间较慢)的情况下，OCLK信号从高电平变化到低电平的速率也减小(例如下降时间较慢)。由于减少CLK信号减小了节点1042处的电流，因此OCLK信号从高电平变化到低电平的速率减小，且因此，节点1042处的电压更缓慢地降低。因此，OCLK信号在相对较晚时间变得小于OCLK_REF电压，由此使得反相器1040经触发以在相对较晚时间提供高电平ICLKF信号。因此，从低电平变化到高电平的ICLKF信号的时序相对延迟。相反地，在CLK信号从高电平变化到低电平的速率增大(例如下降时间较快)的情况下，OCLK信号从高电平变化到低电平的速率也增大(例如下降时间较快)。因此，OCLK信号在相对较早时间变得小于OCLK_REF电压，由此使得反相器1040经触发以在相对较早时间提供高电平ICLKF信号。因此，从低电平变化到高电平的ICLKF信号的时序相对较早(例如相对较少的延迟)。

对于使用电平移位器级1010来调整低电平ICLK信号的时序的先前描述通常可应用于使用电平移位器级1030来调整低电平ICLKF信号的时序。同样地，对于使用电平移位器级1030来调整高电平ICLKF信号的时序的先前描述通常可应用于使用电平移位器级1010来调整高电平ICLK信号的时序。另外，可通过改变CLKF信号从低电平变化到高电平的速率和/或CLKF信号从高电平变化到低电平的速率来调整ICLK和ICLKF信号的时序。

在电平移位器电路1000包含在电平移位器电路236中的本公开的实施例中，CLK信号可以是CLK0'信号且CLKF信号可以是CLK180'信号，且ICLK信号可以是ICLK0信号且ICLKF信号可以是ICLK180信号。在电平移位器电路1000包含在电平移位器电路238中的本公开的实施例中，CLK信号可以是CLK90'信号且CLKF信号可以是CLK270'信号，且ICLK信号可以是ICLK90信号且ICLKF信号可以是ICLK270信号。

可通过改变提供CLK或CLKF信号的信号线上的电流来调整CLK和CLKF信号从一个电平变化到另一电平的速率。增大或减小电流使得CLK或CLKF信号以不同速率从一个电平变化到另一电平。举例来说，在本公开的一些实施例中，由时序调整电路278和288提供到图2的信号驱动器电路230的ADJ_0_180信号和ADJ_90_270信号可以是电流信号，所述电流信号具有基于UPCODE0和DNCODE0信号以及UPCODE1和DNCODE1信号的幅值。因此，时序调整电路278和288提供调整CLK0'和CLK180'信号以及CLK90'和CLK270'信号改变电平的速率的电流。在电平移位器电路1000包含在电平移位器电路236和238中的情况下，调整CLK0'和CLK180'信号以及CLK90'和CLK270'信号改变电平的速率可如先前所描述改变所得ICLK0、ICLK90、ICLK180和ICLK270信号的时序。

图11是根据本公开的一实施例的控制电路1100的框图。控制电路1100基于启用信号QDC_EN而提供控制信号Pulse和控制信号0_90_Correction。在本公开的一些实施例中，控制电路1100可将Pulse信号和0_90_Correction信号提供到图2的时钟电路200。

控制电路1100包含接收QDC EN信号的环式振荡器1120。QDC EN信号可由命令解码器提供，所述命令解码器例如图1的命令解码器115。当执行如本文中所描述的根据本公开的一实施例的占空比校正时，提供有效QDC EN信号(例如有效高电平)。可例如在初始化包含时钟电路200和控制电路1100的装置时(例如上电顺序)或在装置重置时提供有效QDC EN信号。

环式振荡器1120包含逻辑门1122和串联耦合的反相器电路1124。逻辑门1122提供QDC EN信号，且进一步提供节点1128处的来自串联耦合的反相器电路1124的最末反相器电路的输出。节点1128处的串联耦合的反相器电路1124的最末反相器电路的输出还提供到反相器电路1126。反相器电路1126提供Pulse信号。

当QDC EN信号无效(例如无效低电平)时，环式振荡器1120提供具有低电平的Pulse信号。然而，当由有效QDC EN信号激活时，环式振荡器1120提供Pulse信号，所述Pulse信号在返回到低电平之前从低电平周期性地脉冲到高电平。当将有效QDC EN信号提供到环式振荡器1120时，逻辑门1122提供节点1128的互补电平。从逻辑门1122的输入端到节点28的环中形成的奇数数目个反相电路使得节点28处的电平振荡(例如在低与高电平之间周期性地切换)。脉冲的频率是基于经由逻辑门1122、串联耦合的反相器电路1124和反相器电路1126的传播延迟。图11展示根据本公开的一实施例的环式振荡器1120的操作。具体来说，在QDC EN信号变得有效之后，Pulse信号周期性地脉冲到高电平。环式振荡器继续提供周期性脉冲直到由无效QDC EN信号解除激活为止。

将Pulse信号提供到计数器电路1130。计数器电路1130基于Pulse信号计数，且基于计数值提供0_90_Correction信号。举例来说，计数器电路1130可以在每次Pulse信号脉冲时递增。当计数值达到阈值时，计数器电路1130提供0_90_Correction信号，所述0_90_Correction信号具有与计数值小于阈值的情况不同的电平。在本公开的一些实施例中，阈值计数值为七。当计数器电路1130的计数值小于七时，0_90_Correction信号可为低电平。然而，当计数器电路1130的计数值达到七时，计数器电路1130提供高电平0_90_Correction信号。

如先前所描述，在本公开的一些实施例中，0_90_Correction信号在可检测并校正时钟周期错误时为低电平，且在检测并校正占空比错误可为高电平。

从前述内容应了解，尽管本文中已出于说明的目的描述了本公开的特定实施例，但可以在不脱离本公开的精神和范围的情况下进行各种修改。因此，范围公开不应受到本文中所描述的特定实施例中的任一个限制。