阅读说明：本技术 使用时钟信号的dc分量偏移的内部时钟失真校准 (Internal clock distortion calibration using DC component offset of clock signal ) 是由 王冠 汤强 A·F·Z·加莱姆 于 2018-11-13 设计创作，主要内容包括：本文揭示具有时钟失真校准电路系统的电路装置及系统的若干实施例。在一个实施例中,电路装置包含电路裸片,其具有用于校准时钟信号的时钟失真校准电路系统。所述时钟失真校准电路系统经配置以比较所述时钟信号的第一电压信号的第一工作周期与所述时钟信号的第二电压信号的第二工作周期。基于所述比较,所述时钟校准电路系统经配置以调整与所述第一电压信号及所述第二电压信号的相应所述第一工作周期及所述第二工作周期中的至少一者相关联的修整值,以校准所述第一工作周期及所述第二工作周期中的至少一者且消除所述时钟信号传播通过所述电路装置的时钟树时所遇到的工作周期失真。(Several embodiments of circuit devices and systems having clock distortion calibration circuitry are disclosed herein. In one embodiment, a circuit device includes a circuit die having clock distortion calibration circuitry for calibrating a clock signal. The clock distortion calibration circuitry is configured to compare a first duty cycle of a first voltage signal of the clock signal to a second duty cycle of a second voltage signal of the clock signal. Based on the comparison, the clock calibration circuitry is configured to adjust trim values associated with at least one of the respective first and second duty cycles of the first and second voltage signals to calibrate the at least one of the first and second duty cycles and to cancel duty cycle distortion encountered as the clock signal propagates through a clock tree of the circuit device.)

具体实施方式

如下文将更详细描述，本发明涉及具有时钟失真校准电路系统的电路装置及相关系统。然而，所属领域的技术人员应了解，本发明可具有额外实施例且可在无下文将参考图1及7描述的实施例的若干细节的情况下实践本发明。在下文将说明的实施例中，主要在具有使用差分时钟信号的一或多个半导体裸片的半导体装置(例如“反及”存储媒体)的背景下描述电路装置。然而，根据本发明的其它实施例所配置的电路装置可包含其它类型的结构、存储媒体及/或时钟信号。举例来说，根据本发明的其它实施例的电路装置可包括超材料，可包含“反或”、PCM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EROM)、电可擦除可编程ROM(EEROM)、铁电材料及其它存储媒体(其包含易失性存储媒体)，及/或可使用单端时钟信号。

本发明的一个实施例是包括时钟失真校准电路系统且利用时钟信号(例如差分时钟信号)的电路装置(例如半导体装置)。所述时钟失真校准电路系统经配置以比较所述时钟信号的第一电压信号的工作周期与所述时钟信号的第二电压信号的工作周期。基于此比较，所述时钟失真校准电路系统经进一步配置以调整与所述第一电压信号及所述第二电压信号的相应所述第一工作周期及所述第二工作周期中的至少一者相关联的修整值。使用所述经调整的修整值，所述时钟失真校准电路系统可校准所述时钟信号的所述第一电压信号及所述第二电压信号的相应所述第一工作周期及所述第二工作周期。以此方式，所述时钟失真校准电路系统可消除随着所述时钟信号传播通过所述电路装置的时钟树而积累的所述时钟信号的工作周期失真。

图1是具有根据本发明的实施例所配置的电路装置100(例如半导体装置及/或封装)的系统101的框图。如图中所展示，电路装置100包含时钟产生器120、电路裸片130(例如半导体裸片)及将电路裸片130可操作地耦合到主机装置108(例如上游中央处理器(CPU))的控制器106。尽管图1中将电路裸片130说明为与控制器106及时钟产生器120分离，但在一些实施例中，电路裸片130可包括控制器106及/或时钟产生器120。此外，在其它实施例中，电路装置100可包含多个电路裸片130，其可垂直堆叠(例如与硅通孔(TSV)垂直连接)且布置成单一装置封装。在其它实施例中，电路装置100可包含分布于多个装置封装中及/或沿单一载体衬底展开的多个裸片130。

时钟产生器120产生用于协调电路装置100内的电路的动作的时钟信号(未展示)。时钟产生器120经由时钟树(部分展示)将时钟信号传输到电路装置100的各种组件。举例来说，在图1所说明的实施例中，时钟产生器120经由时钟树的第一时钟分支121将时钟信号发送到控制器106。类似地，时钟产生器120经由时钟树的第二时钟分支123将时钟信号发送到电路裸片130。如图中所展示，控制器106及电路裸片130包含时钟树的进一步时钟分支(例如分别为时钟分支122及时钟分支124)，其又将时钟信号分配到分别位于控制器106及/或电路裸片130上的其它电路。在一些实施例中，时钟产生器120可位于电路裸片130上。在包含多个电路裸片130的其它实施例中，时钟产生器120可位于多个裸片130的专用电路裸片上或可分布于多个裸片130的多个电路裸片中。在其它实施例中，电路装置100可不包含时钟产生器120或可仅包含时钟产生器120的一部分。举例来说，电路装置100可代以依靠外部供应的时钟信号(例如由外部主机或与电路装置分离的处理器或控制器提供)。在其它实施例中，时钟信号可部分外部产生及/或供应且部分由位于电路装置100上的电路系统产生及/或供应。

控制器106可为微控制器、专用逻辑电路系统(例如现场可编程门阵列(FPGA)、专用集成电路(ASIC)等等)或其它合适处理器。控制器106可包含经配置以执行存储于存储器中的指令的处理器110。在所说明的实例中，控制器106还包含经配置以存储各种过程、逻辑流程及用于控制电路装置100的操作(其包含管理电路裸片130及处置电路裸片130与主机装置108之间的通信)的例程的嵌入式存储器112。在一些实施例中，嵌入式存储器112可包含存储(例如)存储器指标、所提取的数据等等的存储器寄存器。嵌入式存储器112还可包含用于存储微码的只读存储器(ROM)。尽管图1中所说明的示范性电路装置100包含控制器106，但在本发明的另一实施例中，电路装置可不包含控制器106，而是可代以依靠外部控制(例如由外部主机或与电路装置分离的处理器或控制器提供)。在具有多个电路裸片130的其它实施例中，控制器106可整合到多个裸片130的个别电路裸片上或可分布于多个裸片130的多个电路裸片中。

控制器106经由主机-装置接口115与主机装置108通信。在一些实施例中，主机装置108及控制器106可经由串行接口(例如串行附接SCSI(SAS)、串行AT附件(SATA)接口、快速外围组件互连(PCIe)或其它合适接口(例如并行接口))通信。主机装置108可将各种请求(呈(例如)封包或封包串流的形式)发送到控制器106。请求可包含用于写入、擦除、回传信息及/或执行特定操作(例如“修整”操作)的命令。

在操作中，控制器106可根据由时钟信号产生器120产生的时钟信号来经由通信线路117(例如数据总线)与位于电路裸片130上的一或多个集成电路126通信(例如读取、写入、擦除或以其它方式通信(例如转移到一或多个集成电路126或从一或多个集成电路126请求))。举例来说，控制器106可读取自或写入到电路裸片130上的存储器区域(未展示)的存储器页面(未展示)及/或存储器块(未展示)的群组。

电路裸片130上的一或多个集成电路126可经配置以操作为存储器区域(例如“反及”存储器区域)、逻辑门、计时器、计数器、锁存器、位移寄存器、微控制器、微处理器、现场可编程门阵列(FPGA)、传感器及/或其它集成电路系统)。电路裸片130还可包含用于存取及/或处理数据及其它功能性(例如编程存储器区域的存储器单元及/或与控制器106通信(例如经由通信线路117))的其它电路组件，例如多路复用器、解码器、缓冲器、读/写驱动器、地址寄存器、输出数据/输入数据寄存器等等。

如上文所论述，时钟信号(例如单端或差分时钟信号)由时钟产生器120产生且发送到电路装置100的各种组件以协调电路装置100内的电路(例如控制器106及/或电路裸片130上的一或多个集成电路126)及/或电路的组件的动作。根据时钟信号，电路装置100内的电路可经配置以每一时钟信号完整周期处理及/或转移数据一次(即，在上升边缘或下降边缘上)或每一时钟信号完整周期处理及/或转移数据两次(即，如同双倍数据速率(DDR)时钟结构：一次在上升边缘上且一次在下降边缘上)。

如下文将更详细论述，随着时钟信号传播通过电路装置100的时钟树，时钟信号会变得失真。此失真的共同来源包含构成时钟树的放大器、时钟树的放大器级之间的长传播距离及/或时钟树的分支的寄生导体电容。失真可由位于电路裸片(例如电路裸片130)内的来源及/或位于电路裸片外的来源引入。因此，外部及内部失真可积累于电路裸片内，使得每一电路裸片可展现时钟信号的不同程度的工作周期失真。如上文所提及，工作周期失真使由电路装置中的时钟信号界定的时序余裕偏斜。因此，时钟信号的工作周期的失真通常导致电路装置的电路具有其中将处理及/或转移数据的较小时序窗，其可导致减小脉冲宽度、数据错误及不可靠电路性能，尤其在输入/输出速度加快且时钟信号的周期减慢时。举例来说，在其中在时钟信号的上升边缘及下降边缘两者上处理及/或转移数据的双倍数据速率(DDR)时钟结构中，可期望50％工作周期允许每一转移及/或处理启动的时序余裕相等。然而，失真使这些时序余裕偏斜，其意味着电路装置100在时钟信号周期的一侧上具有其中将转移及/或处理数据的较小时序窗。因此，可期望减轻时钟信号内的工作周期失真，尤其在输入/输出速度加快时。

减少工作周期失真的方法包含使用延迟锁定回路(DLL)电路及/或使用半导体装置内的所有裸片的通用静态修整值。然而，DLL电路需要必需暖机周期，消耗大量电力，且相对较复杂因而需要大量面积。此外，因为时钟树的每一时钟分支归因于沿所述时钟分支的不同失真源而展现时钟信号的不同程度的工作周期失真，所以使用共同电路及/或半导体装置内的所有裸片的通用静态修整无法消除这些裸片间变化。

如下文将相对于图2到6B更详细描述，系统101可利用位于电路装置100的电路裸片130上的时钟失真校准电路系统128来校准时钟树的一或多个分支上的时钟信号，从而减轻及/或消除较靠近电路裸片130上的电路(例如集成电路126)的一或多个点处的工作周期失真。举例来说，时钟失真校准电路系统128可取样及校准沿时钟树的多点处的时钟信号，所述点(1)位于电路裸片130内以适应外部及内部两种失真源，但(2)与时钟树相距不远以分成若干时钟分支，每一时钟分支导致不同电路、展现各种量级的失真及需要单独校准。此外，在包含多个电路裸片130的实施例中，系统101可利用多个裸片130中的所有电路裸片130或电路裸片130的子集上的时钟失真校准电路系统128。在这些及其它实施例中，除其它校准电路系统(例如DLL校准电路系统及/或电路装置100内的所有电路裸片的共同外部时钟失真校准电路128)及/或其它技术(例如所有电路裸片的通用静态修整值)之外，还可使用内部时钟失真校准电路系统128，或可使用内部时钟失真校准电路系统128来替代所述其它校准电路系统及/或所述其它技术。此外，如图2及3所说明的实施例中所展示，时钟失真校准电路系统128占用比用于校准的其它电路系统(例如DLL校准电路系统)小的面积及消耗比其少的电力。时钟校准电路系统128还无需暖机周期且能够在时钟信号的第一反复期间开始校准。另外，时钟失真校准电路系统128可利用专用于每一个别电路裸片130的稳定修整(例如数字修整)及偏压(例如电压及/或电流)值以消除时钟信号所展现的工作周期失真的裸片间变化。

图2是根据本发明的实施例的具有时钟失真校准电路系统228(例如图1的时钟失真校准电路系统128)的电路裸片230(例如半导体裸片)的框图。举例来说，电路裸片230可为图1中所说明的电路裸片130。如图中所展示，电路裸片230经由时钟树的时钟分支223(例如图1的时钟分支123)上的输入clkf及clkf_n来引入外部差分时钟信号。如上文所阐释，输入到电路裸片230中的时钟信号可已包含来自电路裸片230外的来源的工作周期失真(例如归因于系统101的板级设计及/或其它来源)。在其它实施例中，电路裸片230可包含内部时钟产生器(例如图1的时钟产生器120)且可使用由时钟产生器产生的内部分配时钟信号。

通过电路裸片230的输入clkf及clkf_n来输入的时钟信号的互补电压信号通过电路裸片230的相应缓冲器233及234、差分多路复用器235及路由及缓冲电路系统236来输入。在此点处，互补电压信号clk及clk_n形成一或多个pd_dqs_pair 237，其经由时钟树的时钟分支224(例如图1的时钟分支124)路由到电路裸片230的其它集成电路系统226(例如图1的集成电路系统126)。换句话说，此点表示沿电路裸片230的内部时钟路径的共同点，其是在电压信号clk及clk_n在多个方向上分支传输到其它集成电路系统226之前最远离输入clkf及clkf_n的点。如上文所提及，工作周期失真可在此共同点之前沿内部时钟路径从来源加到时钟信号且可积累已由沿位于电路裸片230外的时钟路径遇到的来源引入的失真。如图2中所说明，从此共同点开始，时钟失真校准电路系统228取样时钟信号。然而，在其它实施例中，时钟失真校准电路系统228可在沿电路裸片230的内部时钟路径的其它点处取样时钟信号。举例来说，时钟失真校准电路系统228可在时钟信号输入到输入缓冲器233及234中(例如仅校准外加工作周期失真)、输入到差分多路复用器235中、输入到路由及缓冲电路系统236中及/或输入到电路裸片230上的其它集成电路系统226中(例如在沿时钟分支224的一或多个点处)之前及/或其之后取样时钟信号。在这些及其它实施例中，电路裸片230可包含多个时钟失真校准电路228且可取样及校准沿上述内部时钟路径的所有点及点的子集处的时钟信号。

根据本发明的一个实施例，时钟失真校准电路系统228可包含缓冲器238及239、低通滤波器241及242、比较器243(例如自动归零比较器)、状态机231及偏压电路系统232。在其它实施例中，时钟失真校准电路系统可包含这些组件的任何组合及/或可省略一些或所有这些组件。

根据本发明的一个方面，时钟失真校准电路系统228取样时钟信号的互补电压信号clk及clk_n以校准每一电压信号clk及clk_n的工作周期。更具体来说，时钟失真校准电路系统228使电压信号clk及clk_n通过相应低通滤波器241及242，低通滤波器241及242将电压信号clk及clk_n转换为电压信号clk及clk_n的工作周期的直流(dc)电平(例如类比电平)表示。比较器243将dc电平表示转换为数字信号表示，比较数字信号表示，且将比较的一或多个结果提供到状态机231。状态机231执行算法(例如对分扫描算法及/或二分搜索)以计算及/或调整(例如使用查找表)一或多个修整值(例如数字修整值)，所述一或多个修整值用于减小具有较大工作周期的电压信号的工作周期及增大具有较小工作周期的电压信号的工作周期。将所述修整值传递到偏压电路系统232，偏压电路系统232将所述修整值转换为经由对应输入缓冲器233及234馈送到电压信号clk及clk_n的偏压电压及/或偏压电流。

现参考图3，除图3的时钟失真校准电路系统328包含额外多路复用器351及352及连接到其输入％x及％y的相应分压器电路系统(未展示)之外，所说明的电路裸片330类似于图2的电路裸片230。如下文将相对于图6B更详细描述，多路复用器351及352提供通过/失败检查功能性来确定互补电压信号clk及clk_n的工作周期是否足够。此外，多路复用器351及352允许时钟失真校准电路系统328更精细地调谐差分时钟信号的互补电压信号clk及clk_n的工作周期。在其它实施例中，电路裸片330可引入及/或使用单端时钟信号(例如输入clkf及/或输入clkf_n上的电压信号及/或输入clkf及/或输入clkf_n上的参考信号)且可根据下文将相对于图6B描述的方法来校准单端时钟信号的工作周期。

图4到5C是差分时钟信号的互补电压信号的信号图。参考图4，其说明来自具有混合器的时钟结构的互补电压信号clk及clk_n。如图中所展示，每一电压信号clk及clk_n具有理想50％工作周期，其意味着电压信号clk的脉冲时间恰好等于电压信号clk的周期的一半。类似地，互补电压信号clkf_n的脉冲时间恰好等于电压信号clk_n的周期的一半。因为电压信号clk及clk_n取自具有混合器的时钟结构，所以电压信号clk的上升边缘与其互补电压信号clkf_n的下降边缘对准。因此，为了时序目的，使用双倍数据速率转移的电路将在时钟信号处于第一状态(例如“1”)中时(即，在电压信号clk呈高态且电压信号clk_n呈低态时)具有相同于在时钟信号处于第二状态(例如“0”)中时(即，在电压信号clk呈低态且电压信号clk_n呈高态时)用于处理及/或转移数据的时序余裕的用于处理及/或转移数据的时序余裕(例如时间量)。

图5A是互补电压信号clk及clk_n的信号图。如图中所展示，电压信号clk的工作周期已从50％失真到75％。如上文所阐释，此失真的共同来源包含构成时钟树的放大器、时钟树的放大器级之间的长传播距离及/或时钟树的对应时钟分支的寄生导体电容。此失真可从个别电路裸片外的来源(例如电路裸片130、230及/或330上的输入clkf及clkf_n之前遇到的来源；图1到3)引入及/或可从沿个别电路裸片的内部时钟路径遇到的来源(例如电路裸片130、230及/或330内的来源)引入。

图5B及5C是根据本发明的实施例的由时钟失真校准电路系统校准之后的互补电压信号clk及clk_n的信号图。如参考图5B可见，在校准(例如通过时钟失真校准电路系统128、228及/或328；图1到3)之后，电压信号clk的工作周期已从75％减小到62.5％，且电压信号clk_n的工作周期已从50％增大到62.5％。如图中所展示，电压信号clk的上脉冲时间与电压信号clk_n的下脉冲时间完全对准，且反之亦然。因此，使用双倍数据速率转移的电路具有增加时序余裕(例如更多时间量)以在时钟信号处于第一状态中及时钟信号处于第二状态中时处理及/或转移数据。现参考图5C，在校准(例如通过时钟失真校准电路系统128及/或328；图1及/或3)之后，电压信号clk及/或clk_n的工作周期可从62.5％进一步减小到52.5％(例如使用多路复用器351及/或352；图3)。如图中所展示，电压信号clk的上脉冲时间继续与电压信号clk_n的下脉冲时间完全对准，且反之亦然。然而，在时钟信号处于第一状态(例如“1”)中时用于处理及/或转移数据的时序余裕已减少，而在时钟信号处于第二状态(例如“0”)中时用于处理及/或转移数据的时序余裕已增加。因此，由时钟信号的完整周期界定的时序余裕(例如时间量)更均匀地分布于时钟信号的两个状态之间，使得使用双倍数据速率转移的电路在时钟信号处于第一状态中时具有更类似于在时钟信号处于第二状态中时用于处理及/或转移数据的时序余裕的用于处理及/或转移数据的时序余裕。

图6A是说明根据本发明的实施例的针对操作时钟失真校准电路系统(例如时钟失真校准电路系统128、228及/或328)的方法的例程660的流程图。图6B是说明根据本发明的一些实施例的针对操作时钟失真校准电路系统(例如时钟失真校准电路系统128及/或328)的方法的例程670的流程图。举例来说，可在从时钟产生器(例如时钟产生器120；图1)接收时钟信号(例如在电路裸片处)之后由时钟失真校准电路系统的各种组件自动执行例程660及670。在其它实施例中，可(例如)在电路装置控制器(例如电路装置100的控制器106；图1)、电路裸片控制器(例如位于电路裸片130、230及/或330上的控制器)及/或主机装置(例如主机装置108；图1)的指导下由时钟失真校准电路系统的各种组件执行例程660及670。

参考图6A(及图5A及5B(为了说明))，例程660获得时钟信号的电压信号clk及clk_n的工作周期的直流(dc)电平(例如类比电平)表示(框661)。举例来说，例程660可使图5A的互补电压信号clk及clk_n分别通过缓冲器238及239(图2及3)及分别通过低通滤波器241及242(图2及3)以获得电压信号clk及clk_n的工作周期的dc电平表示。

在框662中，例程660可(1)将电压信号clk及clk_n的工作周期的dc电平表示转换为电压信号clk及clk_n的工作周期的数字信号表示且(2)比较数字信号表示以确定哪个工作周期较大及哪个工作周期较小。举例来说，例程660可将工作周期的dc电平表示传递到能够处置非常小电压偏移的比较器(例如比较器243；图2及3)(例如自动归零比较器)以将dc电平表示转换为数字信号表示且使数字信号表示相互比较。在包含具有一或多个多路复用器的时钟失真校准电路系统(例如时钟失真校准电路系统128及/或328；图1及/或3)的实施例中，例程660可将dc电平表示选择性地馈送(例如使用选择输入，例如多路复用器351及352的相应选择输入Sel_1及Sel_2；图3)到比较器以被转换为数字信号表示。接着，比较器可将数字信号表示的比较结果传递到状态机(例如状态机231；图2及3)以指示电压信号clk及clk_n的哪个工作周期较大及哪个较小。在图5A所说明的实例中，从比较器发送到状态机的结果将指示电压信号clk的工作周期大于电压信号clk_n的工作周期。在一些实施例中，结果可包含工作周期之间的差的量值的数字信号表示。举例来说，如果1.0V等于电压信号的整个周期，因此图5A中的电压信号clk及clk_n的比较结果可包含工作周期相差0.25V(即，(1.0V*75％)-(1.0V*50％)或0.75V-0.50V)的指示。在其它实施例中，结果可指示两个工作周期的平均值(例如平均数、中位数、众数等等)。举例来说，如果1.0V等于电压信号的整个周期，因此图5A中的电压信号clk及clk_n的比较结果可包含工作周期的平均值(例如平均数)是0.625V(即，62.5％或((1.0V*75％)+(1.0V*50％))/2)的指示。在其它实施例中，结果可仅包含电压信号的工作周期的哪个数字信号相对于另一电压信号的工作周期的数字信号较大的指示。

在框663中，例程660可计算/调整电路裸片的一或多个数字修整值且存储所述数字修整值。在一些实施例中，所述数字修整值可共同对应于电压信号clk及clk_n。在其它实施例中，一些或所有所述数字修整值可仅对应于电压信号clk或电压信号clk_n。举例来说，时钟失真校准电路系统的状态机(例如状态机243；图2及3)可执行对分扫描算法及/或二分搜索(例如经由多次反复)以计算及/或调整所述数字修整值且存储所述数字修整值(例如存储于状态机、电路装置的控制器、电路裸片的控制器及/或主机装置上)。在其中状态机将所述数字修整值存储于除状态机之外的位置处的实施例中，可将所述数字修整值提供到状态机(例如当启动时钟失真校准电路系统时)。在这些及其它实施例中，可将所述数字修整值传递到状态机以验证所述所传递的数字修整值及/或验证存储于状态机上的数字修整值。

新计算及/或调整的数字修整值可用于使具有较大工作周期的电压信号的工作周期变小及/或使具有较小工作周期的电压信号的工作周期变大。在其中来自比较器的结果包含工作周期之间的差的量值的指示的实施例中，状态机可计算及/或调整所述修整值(例如使用查找表、对分扫描算法及/或二分搜索)以使较大工作周期减小差的量值的一半及使较小工作周期增大差的量值的一半。举例来说，使用图5A及5B中所说明的实例，状态机可调整所述修整值以使电压信号clk的工作周期减小12.5％及使电压信号clk_n的工作周期增大12.5％。相比而言，在其中来自比较器的结果包含工作周期的平均值(例如平均数、中位数、众数等等)的指示的实施例中，状态机可计算及/或调整所述修整值(例如使用查找表、对分扫描算法及/或二分搜索)以设置等于工作周期的平均值的两个工作周期。举例来说，使用图5A及5B中所说明的实例，状态机可调整所述修整值以使电压信号clk及clk_n两者的工作周期等于工作周期的平均数(例如62.5％)。在其中发送到状态机的结果仅包含电压信号的哪个工作周期相对于另一电压信号的工作周期较大的指示的其它实施例中，状态机可计算及/或调整所述修整值以使较大工作周期减小及使较小工作周期增大一或多个预定值(例如一或多个预设百分比)。举例来说，使用图5A及5B中所说明的实例，状态机可计算及/或调整所述数字修整值以使电压信号clk的工作周期减小12.5％(即，预设百分比)及使电压信号clk_n的工作周期增大12.5％(即，相同或不同预设百分比)。在这些及其它实施例中，还可根据时钟失真校准电路系统的先前反复的结果来计算及/或调整所述修整值。举例来说，在校准图5A的电压信号clk及clk_n的第一反复中，时钟失真校准电路系统可使工作周期调整12.5％。在下一反复中，时钟失真校准电路系统应注意到(例如从比较器发送到状态机的结果)，第二反复中的电压信号clk及clk_n的工作周期之间的差小于或大于第一反复中的差且可因此计算及/或调整所述数字修整值以使电压信号clk及clk_n的工作周期调整小于、大于及/或等于第一反复中所作的调整的量(例如小于、大于及/或等于12.5％的百分比)。

在框664中，例程660可将所述数字修整值转换为可用于校准时钟信号的电压信号的工作周期以消除工作周期失真的一或多个偏压电压及/或偏压电流。举例来说，状态机可将所述数字修整值传递到偏压电路系统(例如偏压电路系统232；图2及3)，所述偏压电路可将所述数字修整值转换为一或多个偏压电压及/或偏压电流。偏压电路系统可在电路裸片的内部时钟路径开始时(例如就在时钟分支223上的输入clkf及clkf_n之后或其后不久；图2及3)将一或多个偏压电压及/或偏压电流馈送到对应输入缓冲器(例如输入缓冲器233及234；图2及3)中。在一些实施例中，例程660可自动返回到框661以执行时钟失真校准的下一反复。在其它实施例中，例程660可等待返回到框661，直到被指示返回(例如通过电路装置100的控制器106、电路裸片130、230及/或330内的控制器及/或主机装置108)。以此方式，例程660能够通过计算一或多个优化数字修整值来校准(例如经由单一及/或多次反复)差分时钟信号的互补电压信号的工作周期以消除由外部及/或内部失真源引入的失真。

现参考图6B，例程670可检查电压信号clk的工作周期及/或电压信号clk_n的工作周期是否足够。在一些实施例中，可在执行例程660之前执行例程670。在这些及其它实施例中，可在例程660的单一反复之后及/或在例程660的所有反复或反复的子集之后执行例程670。在其它实施例中，例程670可与例程660同时执行(例如在包含多个时钟失真校准电路及/或时钟失真校准电路系统的多个组件的实施例中)。

在框671中，例程670获得电压信号clk及/或clk_n的工作周期的直流(dc)电平(例如类比电平)表示，类似于上文所论述的例程660的框661。在框672中，例程670(1)将可接受工作周期的一或多个电压表示转换为所述可接受工作周期的数字信号表示，(2)将电压信号clk及/或clk_n的所述工作周期的一或两个dc电平表示转换为数字信号表示，且(3)比较可接受工作周期的所述数字信号表示与电压信号clk及/或cl_n的所述工作周期的所述数字信号表示，类似于例程660的框662。举例来说，电路裸片(例如电路裸片130及/或330；图1到3)可包含经配置以将可接受工作周期的一或多个电压表示(例如一或多个阈值电平)传递到时钟失真校准电路系统的多路复用器(例如多路复用器351及352；图3)的输入(例如输入％x及％y；图3)的分压器电路。尽管多路复用器351及352在图3中说明为具有相同输入％x及％y，但传送到这些输入的电压值(例如阈值电平)可变化及/或可使用分压器电路来调整。举例来说，在一些实施例中，传送到多路复用器351的输入％x及％y的电压值可相同及/或可变化。在这些及其它实施例中，传送到多路复用器351的输入％x及％y的电压值可相同于及/或可不同于传送到多路复用器352的输入％x及％y的电压值。在这些及进一步实施例中，在第一反复中传送到多路复用器351及/或多路复用器352的输入％x及％y的电压值可相同于及/或可不同于在第二反复中传送到相同相应输入的电压值(例如通过调整及/或编程分压器电路)。

多路复用器可连接到比较器(例如比较器243；图3)且可经配置以将以下各者选择性地馈送到比较器中：(1)附接到输入％x及/或％y的电压表示及/或(2)电压信号clk及/或clk_n的工作周期的dc电平表示。在一些实施例中，一个多路复用器(例如多路复用器351；图3)将电压信号(例如电压信号clk；图3)的工作周期的直流电平(例如类比电平)表示选择性地馈送(例如使用所述一个多路复用器的选择输入，例如选择输入Sel_1；图3)到比较器(例如比较器243；图3)中，而另一多路复用器(例如多路复用器352；图3)将可接受工作周期的直流电平(例如类比电平)表示(例如阈值电平)从另一多路复用器的输入(例如多路复用器352的输入％x及/或％y)选择性地馈送(例如使用所述另一多路复用器的选择输入，例如选择输入到Sel_2；图3)到比较器中。比较器243可以类似于上文所论述的例程660的框662的方式将可接受工作周期的所述dc电平表示及/或所述电压表示(例如所述阈值电平)转换为数字信号表示且比较所述数字信号表示。在其它实施例中，时钟失真校准电路系统可包含两个以上多路复用器，且例程670可经配置以在例程670的相同反复中连续比较电压信号clk及/或clk_n的工作周期的数字信号表示与可接受工作周期的数字信号表示(例如阈值电平)。在这些及其它实施例中，例程670可比较电压信号clk及/或clk_n的工作周期的数字信号表示与连接到多路复用器的输入％x及/或％y的可接受工作周期的一或多个数字表示(例如阈值电平)的任何组合。

在框673中，例程670可确定电压信号clk及/或clk_n的工作周期是否足够。举例来说，如果(1)例程670(例如使用比较器243)比较电压信号clk的工作周期的数字信号表示与最大可接受工作周期(例如编程到分压器电路中且由分压器电路提供)的数字信号表示且(2)例程670(例如使用状态机231)从比较结果注意到，电压信号clk的数字信号表示小于或等于最大可接受工作周期(例如最大阈值电平)的数字信号表示，因此例程670(例如使用状态机)可确定电压信号clk的工作周期是足够的且可存储一或多个最终数字修整值(例如存储于状态机231、电路裸片、控制器106及/或主机装置108处)及/或否则可验证已计算及/或存储的数字修整值(框676)。

替代地，如果(1)例程670比较电压信号clk的工作周期的数字信号表示与最大可接受工作周期(例如最大阈值电平)的数字信号表示且(2)例程670从比较结果注意到，电压信号clk的数字信号表示大于或等于最大可接受工作周期的数字信号表示，因此例程670(例如使用状态机)可确定电压信号的工作周期是不够的且可在框661中开始例程660。在这些及其它实施例中，例程670可计算及/或调整一或多个数字修整值(例如两个电压信号clk及clk_n的共同数字修整值及/或仅对应于电压信号clk的数字修整值)。举例来说，例程670可调整对应于电压信号clk及/或clk_n的工作周期的数字修整值以使电压信号clk及/或clk_n的所述工作周期调整预定值(例如预设百分比)。在框675中，例程670可将所述数字修整值转换为一或多个偏压电压及/或偏压电流(例如使用偏压电路系统232)且可将所述一或多个偏压电压及/或偏压电流馈送回内部时钟路径，类似于例程660的框664。例程670可自动返回到框671以检查所述电压信号clk及clk_n的所述工作周期是否足够及/或可自动进行到框676以存储及/或验证所述数字修整值。在其它实施例中，例程670可等待返回到框671及/或可等待进行到框676，直到被指示返回及/或继续(例如通过电路装置100的控制器106、电路裸片130、230及/或330内的控制器及/或主机装置108)。

尽管为了说明而在比较电压信号clk及clk_n的工作周期的数字信号表示与最大可接受工作周期(例如最大阈值电平)的数字信号表示的背景下论述例程670，但例程670还可在比较电压信号clk及clk_n的工作周期的数字信号表示与最大可接受工作周期(例如最大阈值电平)的数字信号表示及/或任何电压值(例如任何阈值电平)的数字信号表示的背景下操作，分压器电路可将所述最大可接受工作周期的数字信号表示及/或所述任何电压值的数字信号表示传送到多路复用器351及/或352的输入。此外，尽管上文在获得时钟信号的工作周期的直流(dc)电平(例如类比电平)表示且将所述dc电平表示转换为数字信号表示的背景下论述图6A及6B的例程660及670，但本发明不受限于此。举例来说，根据本发明的实施例的时钟失真校准电路系统可在不取得工作周期的dc电平(例如类比电平)表示的情况下获得时钟信号的工作周期的数字信号表示。在其它实施例中，时钟失真校准电路系统可取得时钟信号的工作周期的dc电平(例如类比电平)表示且在无需获得时钟信号的工作周期及/或可接受工作周期(例如阈值电平)的数字信号表示的情况下使所述dc电平表示相互比较及/或与所述可接受工作周期的电压值表示比较。在其它实施例中，时钟失真校准电路系统可获得时钟信号的工作周期的数字信号表示，将所述工作周期的所述数字信号表示转换为时钟信号的所述工作周期的dc电平(例如类比电平)表示，且使所述dc电平表示相互比较及/或与可接受工作周期(例如阈值电平)的dc电平(例如类比电平)表示比较。

图5B及5C说明使用例程670来使图5B的电压信号clk及clk_n通过时钟失真校准电路系统(例如时钟失真校准电路系统128及/或328；图1及/或3)的结果的实例。如上文所论述，图5B说明通过例程660的一或多次反复来运行之后的电压信号clk及clk_n的工作周期。例程670可获得图5B的电压信号clk及/或clk_n的工作周期的直流(dc)电平(例如类比电平)表示(例如使用低通滤波器241及/或242)。在此实例中，连接到多路复用器351及352的输入％x及％y的分压器电路在第一反复中将最大可接受工作周期(例如60％的最大阈值电平)的dc电平表示传送到多路复用器351的输入％y及多路复用器352的输入％y且将最小可接受工作周期(例如40％的最小阈值电平)传送到多路复用器351的输入％x及多路复用器352的输入％x。举例来说，例程670可在第一反复中(例如使用多路复用器351及352的选择输入Sel_1及Sel_2；图3)将电压信号clk的工作周期的dc电平表示及最大可接受工作周期(例如60％的最大阈值电平)的dc电平表示传递到比较器(例如通过使用多路复用器351的选择输入Sel_1及多路复用器352的选择输入Sel_2)。例程670可将所传递的dc电平表示转换为数字信号表示且可比较数字信号表示(例如使用比较器243)以产生比较结果。在所说明的实例中，结果将表明，电压信号clk的工作周期(即，62.5％)大于最大可接受工作周期(例如60％的最大阈值电平)。例程670可确定电压信号clk的工作周期是不够的且可在框661中开始例程660以继续校准电压信号clk及clk_n的工作周期。另外或替代地，例程670可计算及/或调整与电压信号clk相关联的一或多个数字修整值以使电压信号的工作周期减小(例如)预定值(例如等于最大及/或最小可接受工作周期(例如阈值电平)与50％工作周期之间的差的预设百分比)。在所说明的实施例中，例程670可计算及/或调整与电压信号clk相关联的一或多个数字修整值以使电压信号clk的工作周期减小10％(即，阈值电平(60％)与50％工作周期之间的百分比差量)。接着，例程670可进行新数字修整值的存储(例如存储于状态机231处)及/或可返回到框671以进行例程670的下一反复。

在例程670的第二反复中，例程670可比较图5B的电压信号clk_n的工作周期的数字信号表示与最大可接受工作周期(例如60％的最大阈值电平)的数字信号表示且因此计算及/或调整与电压信号clk_n相关联的一或多个数字修整值以以类似于上文所论述的电压信号clk的工作周期的校准的方式校准电压信号clk_n的工作周期。以此方式，例程670可校准图5B的电压信号clk及/或clk_n的工作周期以消除工作周期失真且实现图5C中的电压信号clk及clk_n的工作周期。在具有两个以上多路复用器的其它实施例中，可在例程670的第一反复(例如接续于电压信号clk的工作周期的校准之后或与电压信号clk的工作周期的校准同时)期间以类似方式校准电压信号clk_n的工作周期。

在例程670的后续反复中，可通过编程及/或调整连接到多路复用器351及/或352的输入％x及/或％y以传送最小可接受工作周期(例如最小阈值电平)及/或其它可接受工作周期(例如其它阈值电平)的直流表示的分压器电路来比较电压信号clk及clk_n的工作周期的数字信号表示与最小可接受工作周期及/或其它可接受工作周期的输入信号表示。举例来说，在图5C所说明的关于电压信号clk及clk_n的例程670的后续反复中，可比较电压信号clk_n的工作周期的数字信号表示与传送到多路复用器351的输入％x及/或输入％y的不同最大可接受工作周期(例如51％的不同阈值电平)的数字信号表示。因此，例程670可(1)计算及/或调整与电压信号clk_n相关联的一或多个数字修整值以使电压信号clk_n的工作周期减小不同预定值(例如0.5％、1％、2.5％等等的不同当前百分比)，(2)存储新数字修整值，及/或(3)在框661中开始例程660以进一步校准电压信号clk及clk_n。以此方式，图3中所说明的实施例及6B中所说明的例程670提供通过/失败检查功能性到图6A中所说明的例程660及/或允许时钟失真校准电路系统(例如时钟失真校准电路系统128及/或328；图1到3)更精细地调谐时钟信号的互补电压信号clk及clk_n的工作周期(例如当互补电压信号的工作周期匹配时及/或当电压信号clk及clk_n的工作周期在例程660的多次反复中振荡约50％工作周期指标时)。

图7是根据本发明的实施例的包含电路装置的系统的示意图。上文参考图1到6B所描述的前述电路装置中的任何者可并入到各种更大及/或更复杂系统中的任何者中，所述系统的代表性实例是图7中所示意性展示的系统790。系统790可包含电路装置组合件700、电源792、驱动器794、处理器796及/或其它子系统及组件798。电路装置组合件700可包含大体上类似于上文参考图1到6B所描述的电路装置的特征的特征且因此可包含时钟失真校准的各种特征。所得系统790可执行各种功能中的任何者，例如存储器存储、数据处理及/或其它合适功能。因此，代表性系统790可包含(但不限于)手持装置(例如移动电话、平板计算机、数字阅读器及数字音频播放器)、计算机、车辆、电器及其它产品。系统790的组件可收容于单一单元中或分布于多个互连单元上(例如通过通信网络)。系统790的组件还可包含远端装置及各种计算机可读媒体中的任何者。

应从上文了解，本文已为了说明而描述本发明的特定实施例，但可在不背离本发明的情况下作出各种修改。举例来说，电路装置(例如电路装置100；图1)可包含一或多个外部时钟失真校准电路(例如时钟失真校准电路128、228及/或328；图1到3)以在将时钟信号输入到个别电路裸片及/或控制器106中之前及/或其之后校准时钟信号。在这些及其它实施例中，电路装置可包含用于单端时钟信号的一或多个时钟失真校准电路。举例来说，时钟失真校准电路系统可引入单端时钟信号(例如使用单一输入缓冲器)且以类似于上文所论述的例程670的方式经由单一多路复用器来比较时钟信号的工作周期的数字信号表示与可接受工作周期的数字信号表示。此外，还可在其它实施例中组合或消除特定实施例背景下所描述的本发明的特定方面。此外，尽管已在所述实施例的背景下描述与本发明的特定实施例相关联的优点，但其它实施例还可展现此类优点且未必需要落于本发明的范围内的所有实施例展现此类优点。因此，本发明及相关联技术可涵盖未明确展示或描述的其它实施例。