阅读说明：本技术 基于占空比校正系统和低压差（ldo）调节器的延迟锁相环（dll） (Delay Locked Loop (DLL) based on duty cycle correction system and Low Dropout (LDO) regulator ) 是由 亚伦·马丁 罗杰·程 哈里·文卡特拉玛尼 纳夫尼特·杜尔 莫日干·曼苏里 布赖恩·卡斯珀 于 2019-06-25 设计创作，主要内容包括：提供了一种装置,其中该装置包括多个组件；第一电路,该第一电路用于生成时钟信号并将时钟信号提供给多个组件；第二电路,该第二电路用于为多个组件中的两个或更多个组件中的每个组件估计在相应组件处接收到的时钟信号的相应占空比,其中与两个或更多个组件相对应的两个或更多个占空比被确定；第三电路,该第三电路用于确定两个或更多个占空比的平均值；以及第四电路,该第四电路用于至少部分地基于平均值校正由第一电路生成的时钟信号的占空比。(An apparatus is provided, wherein the apparatus comprises a plurality of components; a first circuit for generating a clock signal and providing the clock signal to a plurality of components; a second circuit to estimate, for each of two or more of the plurality of components, a respective duty cycle of the clock signal received at the respective component, wherein two or more duty cycles corresponding to the two or more components are determined; a third circuit for determining an average of two or more duty cycles; and a fourth circuit to correct a duty cycle of the clock signal generated by the first circuit based at least in part on the average value.)

具体实施方式

在示例中，占空比检测(DCD)电路估计输入时钟的占空比。除其他组件之外，DCD电路还包括采样电路(例如，其可以是触发器)、一个或多个计数器、异步时钟生成器(例如，用于生成相对于输入时钟是异步的时钟)、有限状态机(FSM)等。

在一些实施例中，输入时钟由多个组件接收，并且可以用于确定由多个组件接收的输入时钟的占空比。例如，多个DCD电路可以分别确定由多个组件接收的输入时钟的多个占空比。

然而，分别在多个组件中单独实现多个DCD电路可能是资源密集的(例如，可能增加系统的成本和/或面积)。为了克服这些问题，在一些实施例中，每个组件具有相应的DCD电路的采样电路。而且，多个DCD电路共享各种公共核心组件。例如，多个DCD电路共享一个或多个计数器、异步时钟生成器、FSM等。多个DCD电路以时分复用的方式使用共享资源。

一旦确定了多个占空比，在一些实施例中，可以确定平均占空比。平均占空比与目标占空比之间的误差可以用于校正输入时钟的占空比中的任意误差。

本公开的各种实施例和示例还讨论了全数字延迟锁相环(ADDLL)。ADDLL包括基于低压差调节器(LDO)的电源噪声抑制电路，其可以减少ADDLL中电源噪声引起的抖动。此外，ADDLL包括电荷共享数模转换器(CS-DAC)，其包括开关电容器环路滤波器，例如，用于将一位数字误差信号(例如，指示输入时钟与由ADDLL生成的输出时钟之间的误差)转换为模拟控制信号。使用基于LDO的电源噪声抑制电路将模拟控制信号用于生成调节信号，其中调节信号用于控制ADDLL的延迟线。CS-DAC可以实现高分辨率(例如，10位分辨率)，并且可以减少(例如，最小化)抖动处理(dithering)常规数字反馈环路固有的抖动。根据各种实施例和附图，其他技术效果将是显而易见的。

参考所附附图描述一个或多个实施例。尽管详细地描述和讨论了具体的配置和布置，但是应当理解，这样做仅出于说明的目的。相关领域的技术人员将认识到，在不脱离描述的精神和范围的情况下，其他配置和布置也是可能的。对于相关领域的技术人员将显而易见的是，除了本文详细描述的技术和/或布置之外，本文描述的技术和/或布置可以用于各种其他系统和应用中。

在下面的详细描述中参考了附图，这些附图形成了本说明书的一部分并且示出了示例性实施例。此外，应当理解，在不脱离所要求保护的主题的范围的情况下，可以利用其他实施例并且可以进行结构和/或逻辑改变。还应注意，方向和参考(例如，上、下、顶、底等)可以仅用于促进描述附图中的特征。因此，以下详细描述不应被视为限制性的，并且所要求保护的主题的范围仅由所附权利要求及其等同物来限定。

在下面的描述中，阐述了许多细节。然而，对于本领域的技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，公知的方法和器件以方框图形式而不是被详细地示出，以避免模糊本发明。在整个说明书中对“实施例”或“一个实施例”或“一些实施例”的参考是指结合该实施例描述的特定特征、结构、功能或特性被包括在本发明的至少一个实施例中。因此，在整个说明书中各处出现的短语“在实施例中”或“在一个实施例中”或“在一些实施例中”不一定是指本发明的相同实施例。此外，在一个或多个实施例中，特定特征、结构、功能或特性可以以任何合适的方式组合。例如，第一实施例可以与第二实施例组合，在该组合中，与两个实施例相关联的特定特征、结构、功能或特性不互斥。

如说明书和所附权利要求书中所使用的，单数形式“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外明确指出。还应理解，本文所用的术语“和/或”指代并涵盖相关联所列项目中的一个或多个的任意组合和所有可能组合。

术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述组件之间的功能或结构关系。应该理解的是，这些术语并不旨在彼此同义。而是，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(其之间具有其他中间元件)物理或电接触，和/或两个或更多个元件彼此协作或交互(例如，如因果关系一样)。

术语“基本上”、“接近”、“近似”、“邻近”和“大约”通常是指在目标值的+/-10％以内。例如，除非在其使用的明确上下文中另外指明，否则术语“基本上相等”、“大约相等”和“近似相等”意指在所描述的事物之间仅存在偶然的变化。在本领域中，此变化通常不大于预定目标值的+/-10％。

术语“缩放”通常是指将设计(示意图和布局)从一种工艺技术转换为另一种工艺技术，然后在布局区域中被缩小。术语“缩放”通常还指缩小同一技术节点内的布局和器件。术语“缩放”还可以指相对于另一参数(例如，电源电平)调谐(例如，减慢或加快-即分别缩小或放大)信号频率。

如在整个说明书中以及在权利要求书中所使用的，由术语“至少一个”或“一个或多个”连接的项目列表可以表示所列术语的任意组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。

说明书和权利要求书中的术语“左”、“右”、“前”、“后”、“顶”、“底”、“在...上方”、“在...下方”等，如果有的话，用于描述性目的，而不必用于描述永久相对位置。例如，本文所用的术语“在...上方”、“前侧”、“后侧”、“顶”、“底”、“在…之上”、“在…之下”、“在...上”是指一个组件、结构或材料相对于设备内的其他参考组件、结构或材料的相对位置，其中这种物理关系是值得注意的。这些术语在本文中仅用于描述目的，并且主要在设备z轴的上下文中使用，因此可以是相对于设备的取向。因此，如果设备相对于所提供的附图的上下文被上下颠倒地取向，则在本文提供的附图的上下文中的第二材料“上方”的第一材料也可以在第二材料“下方”。在材料的上下文中，一种材料置于另一种材料上方或下方可以直接接触或可以具有一种或多种中间材料。而且，置于两种材料之间的一种材料可以直接与两层接触，或者可以具有一个或多个中间层。相反，在第二材料“上”的第一材料与该第二材料直接接触。在组件组装的上下文中进行类似的区分。

术语“在...之间”可以用在在设备的z轴、x轴或y轴的上下文中。在两种其他材料之间的材料可以与这些材料中的一种或两种接触，或者可以通过一种或多种中间材料与其他两种材料二者分开。因此在两种其他材料“之间”的一种材料可以与其他两种材料中的任一种接触，或者可以通过中间材料被耦合到其他两种材料。两个其他设备之间的设备可以直接连接到这些设备中的一个或两个，也可以通过一个或多个中间设备与其他两个设备二者分开。

要指出的是，附图中与任何其他附图中的元件具有相同附图标记(或名称)的那些元件可以以与所描述的方式类似的任何方式来操作或起作用，但不限于此。

图1示意性地示出了根据一些实施例的占空比检测(DCD)电路100(也被称为电路100)，该DCD电路100用于使用异步时钟信号119来估计输入时钟信号102的占空比。

术语“占空比”是指如下项的比率：(i)信号在一时间段上的逻辑高周期的持续时间(或活动状态)，以及(ii)该时间段。该比率被表示为百分比。例如，信号的50％的占空比是指信号的逻辑低周期的持续时间与其逻辑高周期相等。例如，在时间段T上，如果信号在T1时间内为高，则占空比为(T1/T)×100％。仅作为示例，图1示出了输入时钟102的两个示例信号127和129，其中信号127具有大约50％的占空比，并且信号129具有小于50％的占空比。电路100估计输入时钟102的占空比。

输入时钟102由分离器电路104接收，分离器电路104生成差分时钟信号ClkP 112和ClkN 114，其中ClkP 112与ClkN 114的相位相差180度。图1示出了差分时钟信号ClkP112和ClkN 114的示例。

为了本公开的目的，信号的标签和承载这些信号的节点可以互换地使用。例如，ClkP 112用于例如根据句子的上下文，指示承载信号ClkP 112的节点ClkP 112或信号ClkP112。

电路100包括多路复用器106，该多路复用器106接收ClkP 112信号和ClkN信号114，并根据由斩波器105提供的时钟选择信号107输出时钟信号Clk 115。在一些实施例中，Clk信号115由触发器108采样。触发器108可以是D型触发器，其使用由异步时钟生成器电路118生成的异步时钟119被时钟控制。在一些其他示例中，任何其他合适的边缘触发的顺序单元可以用于触发器108。

因为触发器108用于采样Clk信号115，所以触发器108也被称为采样电路108。尽管触发器108用于采样Clk信号115，但是任何其他合适的采样电路也可以用于采样Clk信号115。

在一些示例中并且尽管未在图1中示出，但是时钟选择信号107是从时钟119生成的。例如，斩波器电路105可以接收时钟119，并且将时钟119除以适当的数字以生成时钟选择信号107。

在示例中，时钟119(和时钟选择信号107)与输入时钟信号102没有关系(例如，频率和/或相位关系)。例如，时钟119的上升沿和下降沿以及频率与输入时钟信号102不同步。因此，时钟信号119也称为相对于时钟信号102的异步时钟信号，并且时钟生成器118也被称为异步时钟生成器118。

在一些实施例中，时钟119用于对ClkP 112和/或ClkN 114的随机采样，例如，以确定输入时钟102的占空比。

触发器108的输出由计数器122接收。在一些实施例中，时钟选择信号107首先使多路复用器106选择ClkP 112，将其作为Clk 115传递到触发器108。如上所述，时钟选择信号107是使用对时钟119操作的分频器(在图1中未示出)得出的。在此示例中，时钟选择信号107在时钟119的每“N”个周期之间切换，其中“N”是分频比。在一些实施例中，在时钟119的上升(或下降)沿，触发器108对Clk 115进行采样并为计数器122输出采样的信号117。在一些实施例中，计数器122是一的计数器，并且在采样的信号117的逻辑电平(例如，其是Clk115的采样版本)为高时进行计数(例如，对逻辑高的数量进行计数)。

因此，最初(例如，在时钟119的前N个周期期间或时间段中，在此期间，多路复用器106输出ClkP 112作为Clk 115)，在时钟119的上升沿(或下降沿)上，触发器108对ClkP 112进行采样，并为计数器122输出采样的信号117。当采样的信号117的逻辑电平(例如，其现在是ClkP 112的采样的版本)的逻辑电平为高时，计数器122进行计数(例如，计数器122在时钟119的初始N个周期期间，对ClkP 112中的逻辑高的数量进行计数)。

在时钟119的N个周期之后，时钟选择信号107使多路复用器选择ClkN 114，ClkN114被作为Clk 115传递到触发器108。ClkN 114是ClkP 112的逆。

采样值与多路复用器106的时钟选择信号107之间可能没有依赖性。在一些实施例中，时钟选择信号107在时钟119的每“N”个周期被自主地切换，而与采样值无关。计数器122在采样信号117(例如，ClkN 114的采样版本)的逻辑电平为高时计数。

因此，计数器122跟踪对ClkP 112采样的一的数量(例如，在时钟119的最初N个周期期间)，以及对ClkN 114采样的一的数量(例如，在时钟119的随后N个周期期间)。在一些实施例中，电路100还包括周期计数器124，其对时钟119的时钟周期的数量进行计数，在该时钟119上进行测量(例如，在时钟119上，对ClkP 112和ClkN 114采样的一的数量被正在计数)。

对ClkP 112采样版本的一的计数和对ClkN 114采样版本的一的计数提供了对输入时钟102的占空比的指示。在示例中，对ClkP 112和ClkN 114的采样版本的一的计数的比率之间的差提供了对输入时钟102的占空比如何偏离50％的指示。例如，占空比是基于如下项的比率：(i)ClkP 112中的一的计数与(ii)ClkP 112和ClkN 114中的一的计数之和的比率。

有限状态机(FSM)128跟踪对ClkP 112的采样版本的一的计数和对ClkN 114的采样版本的一的计数，并估计输入时钟102的占空比。在示例中，FSM 128跟踪时钟102的估计占空比与目标占空(比例如，可以为50％)有多远。基于确定估计占空比与目标占空比之间的误差，FSM 128输出时钟控制信号136来校正时钟的占空比。

在一些实施例中，时钟控制信号136包括用于提供对占空比误差的粗糙控制的粗糙控制信号130，并且包括用于提供对占空比误差的精细控制的精细控制信号134。时钟控制信号136被反馈到适当的占空比校正电路140，例如，其可以是时钟102的生成器，或者能够校正时钟102的占空比的任何适当组件。

由于仅使用一个触发器108以差分方式测量信号ClkP 112和ClkN 114的占空比，因此触发器中的非理想状态(例如，有限孔径、对上升/下降转换的不对称响应等)108不会影响占空比测量。在一些实施例中，通过使用异步时钟119来采样信号ClkP 112和ClkN114，采样密度函数(例如，包裹到信号ClkP 112和ClkN 114的时钟周期的采样时钟边缘的分布)接近均匀分布。

因此，电路100用于估计时钟102的占空比。电路100的变体是可能的。

图2A示出了根据一些实施例的包括图1的DCD电路100的多个分布式实现的系统200。系统200包括输入时钟生成电路201(也称为电路201或时钟生成电路201)，其用于生成图1的输入时钟102。

系统200包括组件205a、205b、......、205M，其中M是合适的正整数。本文中用其后跟特定的数字或字母的公共参考标签指代的元件可以由单独的参考标签统一指代。例如，组件205a、205b、......、205M可以被统一且通常称为复数的组件205，和单数的组件205。

在一些实施例中，组件205a、205b、......、205M中的各个组件用于接收时钟102。时钟102可以经由一个或多个适当的时钟分配树被分配给组件205。组件205可以是系统200的任何适当的组件，诸如从公共时钟源接收时钟的组件。仅作为示例，组件205中的各个组件是并行接口(诸如，并行存储器接口)的数据发送器和/或接收器。例如，系统200是并行接口系统，诸如存储器接口系统，并且组件205中的至少一些是存储器接口系统的数据发送器和/或接收器(Tx/Rx)。在一些实施例中，至少一些组件205是存储器接口系统的发送器/接收器缓冲器(Tx/Rx缓冲器)。在示例中，至少一些组件是差分选通信号生成电路。本文讨论的组件205的类型仅是示例，并且不限制本公开的范围。

如本文所讨论的，使用例如时钟分配树将时钟102分配给组件205。由于各种因素(例如，时钟分布树歪斜、随机变化、过程和温度变化等)，由各种组件205接收的输入时钟102的占空比可能略微不同。例如，当时钟102被发送到组件205a、……205M时，假设组件205a接收时钟102a，组件205b接收时钟102b，组件205M接收时钟102M，依此类推。理想地，时钟102a、102b、……102M是同一时钟102的M个相应实例，并且应具有相同的占空比。然而，由于各种因素(在本文的上面中讨论了其中的一些因素)，时钟102a、102b、……102M的占空比可能彼此略微不同。

例如，假设由组件205a接收的时钟102a的占空比为Da，由组件205b接收的时钟102b的占空比为Db，由组件205M接收的时钟102M的占空比为DM，依此类推。由于本文讨论的至少一些因素，Da、Db、DM等可能彼此略微不同，并且可能与目标或所需占空比Dtar不同。

在一些实施例中并且如将在本文中进一步详细讨论的，系统200估计占空比Da、Db、……DM，并确定平均占空比Davg，平均占空比Davg是占空比Da、Db、……DM的平均值。平均占空比Davg可能偏离目标占空比Dtar。系统200使用平均占空比Davg来校正时钟102中的任何占空比误差，例如，使得平均占空比Davg跟踪目标占空比Dtar。

在一些实施例中，系统200使用图1的DCD电路100来估计占空比Da、Db、……DM。在图1的示例中，DCD电路100确定单个时钟信号102的占空比。在图2A的系统200中，实现了DCD电路100的M个实例(例如，使用虚线209示出了其轮廓或边界)。

DCD电路100的M个实例中的至少一部分具有公共部分，称为“公共核心占空比确定电路215”(也称为电路215)。例如，电路215对于DCD电路100的M个实例中的每一个都是公共的。

此外，每个组件205具有相应的局部估计电路211。例如，组件205a具有局部估计电路211a，组件205b具有局部估计电路211b，组件205M具有局部估计电路211M，依此类推。

如将在这里关于图2B更详细地讨论的，局部估计电路211a和电路215组合形成DCD电路的第一实例(例如，类似于图1的电路100)；局部估计电路211b和电路215组合形成DCD电路的第二实例；局部估计电路211M和电路215组合形成DCD电路的第M实例，依此类推。

电路215确定占空比Da、Db、……DM和平均占空比Davg(例如，通过将占空比Da、Db、……DM平均)。在一些实施例中，电路215输出时钟控制信号136，例如，该时钟控制信号136可以用于校正所确定的占空比(例如，占空比Da、Db、……DM、Davg)与目标占空比Dtar之间的误差(如果有的话)。

仅作为示例，时钟控制信号136可以是基于(Davg-Dtar)，和/或也可以是基于(Da-Dtar)、(Db-Dtar)、…(DM-Dtar)中的一个或多个。时钟控制信号136可以用于校正占空比中的任意误差。

在一些实施例中，系统200包括一个或多个占空比校正电路。例如，时钟生成电路201包括全局占空比校正电路240。尽管全局占空比校正电路240被示出为被包括在时钟生成电路201中，但是在示例中，全局占空比校正电路240可以在时钟生成电路201的外部、耦合到时钟生成电路201和/或嵌入在时钟生成电路201中。在一些实施例中，各个组件205包括相应的局部占空比校正电路242。

在一些实施例中，例如基于时钟控制信号136，电路240可以改变由时钟生成电路201生成的输入时钟102的相位；电路242a可以改变由组件205a接收的时钟102a的相位；电路242M可以改变由组件205M接收的时钟102M的相位；以此类推。将关于图3进一步详细地讨论占空比校正电路240、242a、242b、…242M。

图2B示出了根据一些实施例的图2A的系统200的M个DCD电路的示例实现。注意，为了清楚起见，图2A中图示的DCD电路实例的占空比校正电路240、242a、……242M和边界207未在图2B中图示。

参考图2B和如关于图2A讨论的，DCD电路100的M个实例的至少一部分具有公共部分，例如电路215。例如，电路215对于DCD电路100的M个实例的每一个均是公共的。

此外，每个组件205具有相应的局部估计电路211。例如，组件205a具有局部估计电路211a，组件205b具有局部估计电路211b，组件205M具有局部估计电路211M，依此类推。

在一些实施例中，组件205a(例如，局部估计电路211a)包括分离器电路204a，该分离器电路204a接收时钟102a并生成差分时钟信号ClkP212a和ClkN 214a(其中，在图2B中未示出差分时钟信号)，其例如类似于图1的分离器电路104。组件205a(例如，局部估计电路211a)包括多路复用器206a，该多路复用器206a选择性地输出差分时钟信号，其例如类似于图1的多路复用器电路106。组件205a(例如，局部估计电路211a)包括触发器208a，该触发器208a对多路复用器电路206a的输出进行采样以生成采样信号217a，其例如类似于图1的生成采样信号117的触发器108。

类似地，组件205b(例如，局部估计电路211b)包括：分离器电路204b，该分离器电路204b接收时钟102b并生成差分时钟信号ClkP 112b和ClkN 114b(其中在图2B中未示出差分时钟信号)；多路复用器206b，该多路复用器206b选择性地输出差分时钟信号；以及触发器208a，该触发器208a对多路复用器电路206a的输出进行采样以生成采样信号217b。类似地，组件205M(例如，局部估计电路211M)包括分离器电路204M、多路复用器206M和触发器208M。

因此，通常，组件205(例如，相应的局部估计电路211)包括相应的分离器电路204、相应的多路复用器206和相应的触发器208，以生成采样信号217，例如，类似于图1的DCD电路100的分离器电路104、多路复用器106和触发器108。因此，在系统200中，系统200中有M个DCD电路，其中M个DCD电路中的每一个都包括相应的分离器电路204、相应的多路复用器206和相应的触发器208，以生成相应的采样信号217。

系统200还包括公共核心DCD电路215(也称为电路215)，该公共核心DCD电路215包括时钟生成器118、计数器122、周期计数器124和FSM 128，其例如类似于图1的DCD电路100的这些组件。在一些实施例中，电路215对于系统200的M个DCD电路是公共的。因此，系统200的M个DCD电路例如以时分复用的方式共享电路215。

时钟生成器118生成时钟信号119，其例如类似于图1的时钟信号119(仅出于清楚说明的目的，使用虚线示出了时钟119)。时钟信号119被发送到组件205a、……205M(例如，到触发器208a、……208M)。周期计数器124和计数器122接收时钟信号119。FSM 128接收周期计数器124和计数器122的输出，例如，类似于图1。

在一些实施例中，计数器122、周期计数器124和FSM 128以时分复用方式操作。仅作为示例，在第一时间段期间，计数器122、周期计数器124和FSM 128例如基于采样信号217a来估计由组件205a接收的时钟102a的占空比Da。在第二时间段(例如，其与第一时间段不重叠)期间，计数器122、周期计数器124和FSM 128例如基于采样信号217b来估计由组件205b接收的时钟102b的占空比Db。在第M时间段期间(例如，其与第一时间段和第二时间段不重叠)，计数器122、周期计数器124和FSM 128例如基于采样信号217M来估计由组件205M接收的时钟102M的占空比DM。关于图1进一步详细地讨论了基于采样信号确定个体占空比。

因此，系统200以时分复用的方式，确定占空比Da、Db、……DM。例如，系统200中有M个DCD电路。M个DCD电路中的每一个均具有公共的电路215。另外，第一DCD电路具有分离器电路204a、多路复用器206a和触发器208a；第M DCD电路具有分离器电路204M、多路复用器206M和触发器208M；以此类推。这M个DCD电路以时分复用的方式共享公共电路215，以分别确定占空比Da、Db、……DM。

在一些实施例中，FSM 128(或电路215的另一组件)具有平均电路209，该平均电路209接收占空比Da、Db、……DM，并例如通过对占空比Da、Db、……DM取平均来确定平均占空比Davg。

在一些实施例中，FSM 128输出时钟控制信号136，例如，该时钟控制信号136可以用于校正所确定的占空比(例如，占空比Da、Db、……DM、Davg)与目标占空比Dtar之间的误差(如果有的话)。仅作为示例，时钟控制信号136可以是基于(Davg-Dtar)，和/或还可以是基于(Da-Dtar)、(Db-Dtar)、…(DM-Dtar)中的一个或多个。时钟控制信号136可以用于校正占空比中的任意误差(尽管在图2B中未示出占空比校正电路)。

图3示出了根据一些实施例的图2A-2B的系统200的一个或多个占空比校正电路。在图3中，未示出系统200的所有元件(例如，未示出M个DCD电路中的一些元件)。而是，图3中示出了主要与系统200的占空比校正相关联的元件。

在一些实施例中并且如关于图2A所讨论的，时钟生成电路201包括全局占空比校正电路240。在一些实施例中，各个组件205包括相应的局部占空比校正电路242，如图3所示。在一些实施例中，电路240可以改变由时钟生成电路201生成的输入时钟102的相位；电路242a可以改变由组件205a接收的时钟102a的相位；电路242M可以改变由组件205M接收的时钟102M的相位；以此类推。

在一些实施例中，在系统200中存在全局占空比校正电路240和局部占空比校正电路242a、……242M。在一些其他实施例中并且与图3的图示相比，仅存在局部占空比校正电路242a、……242M中的一些和全局占空比校正电路240。在一些其他实施例中并且与图3的图示相比，存在局部占空比校正电路242a、……242M中的至少一些或全局占空比校正电路240。因此，系统200中可以存在全局占空比校正电路240和局部占空比校正电路242a、……242M的任意组合。

全局占空比校正电路240和局部占空比校正电路242a、……242M接收时钟控制信号136。如关于图1所论述的，时钟控制信号136包括粗糙控制信号130和一个或多个精细控制信号134a、134b、……134M。粗糙控制信号130可以是基于平均占空比Davg与目标占空比Dtar之间的差(例如，粗糙控制信号130可以是基于(Davg-Dtar))。由于该差是基于占空比Da、……DM的平均值，因此全局占空比校正电路240可以使用该差来补偿输入时钟生成电路201中的任意占空比误差。

精细控制信号134a可以是基于(Da-Dtar)；精细控制信号134b可以是基于(Db-Dtar)；精细控制信号134M可以是基于(DM-Dtar)，依此类推。局部占空比校正电路242a可以接收精细控制信号134a，并校正由组件接收的时钟102a的占空比；局部占空比校正电路242M可以接收精细控制信号134M，并校正由组件接收的时钟102M的占空比；以此类推。

在一些实施例中，使用M个占空比检测电路来检测占空比Da、…DM、Davg，并校正任何占空比误差(例如，使用电路240、242)，可以在启动过程期间(例如，当系统200开启或启动时)被执行；可以在时钟生成电路201的启动过程期间被执行；可以在任何非周期性或周期性间隔期间被执行；当怀疑时钟102的占空比漂移时被执行，等等。

图4示出了根据一些实施例的图2A、图2B和图3的系统以及专用的占空比检测(DCD)电路402。例如，系统200的M个DCD电路(例如，其确定占空比Da、Db、…Davg)可能花费相对较长的时间来确定占空比(例如，因为占空比Da、Db、…DM以时分多路复用的串行方式来确定的)，并且可能不会频繁操作(例如，可以在启动期间和/或以周期性或非周期性间隔操作，其中两次操作之间的间隙较长)。在一些实施例中，系统200可以包括用于确定时钟102的占空比的专用DCD电路402。

在示例中，电路402可以物理上位于电路201附近，例如，以便时钟102从电路201到达电路402必须经过较短的路径(例如，与时钟102所采取的到达组件205a、…205M的路径相比)。电路402可以类似于图1的DCD电路100(然而电路402可以不包括占空比校正电路140)。电路402可以生成时钟控制信号436(例如，类似于时钟控制信号136)，该时钟控制信号436可以由全局占空比校正电路240用来校正时钟102的任意占空比误差。

在一些实施例中，电路402可以周期性地或非周期性地操作，例如在启动期间、在调整时钟102的频率之后(例如，由于动态电压-频率缩放操作)、在断电事件之后等。仅作为示例，电路402可以比关于图2A-3讨论的M个DCD电路的操作更频繁地操作。

图5示出了根据一些实施例的用于操作图2A-4的任意一个的系统200的方法500的流程图。尽管以特定顺序示出了参考图5的流程图中的框，但是可以修改动作的顺序。因此，可以以不同的顺序执行所示出的实施例，并且可以并行地执行一些动作/框。图5中列出的一些框和/或操作根据某些实施例可以是可选的。给出的框的编号是为了清楚，而不旨在规定各种框必须按其发生的操作顺序。

在504处，系统200(例如，关于图2A-4讨论的M个DCD电路)以时分复用的方式，分别估计由组件205a、205b、……205M分别接收的输入时钟102a、102b、……102M的占空比Da、Db、……DM。在508处，系统200(例如，FSM 128的平均电路209)至少部分地基于占空比Da、Db、……DM来确定平均占空比Davg。

在512处，系统200(例如，图3-4的全局占空比校正电路240)至少部分地基于平均占空比Davg与目标占空比Dtar之间的误差，在输入时钟的源(例如，在输入时钟生成电路201)处执行全局占空比校正。在516处，系统200(例如，图3-4的局部占空比校正电路242a)至少部分地基于占空比Da与目标占空比Dtar之间的误差，在输入时钟102a的目的地(例如，在组件205a)处执行局部占空比校正。

图6示出了根据一些实施例的采用电荷共享(CS)数模转换器(CS-DAC)608的全数字延迟锁相环(ADDLL)电路600(也称为电路600)。电路600包括相位检测器604，该相位检测器604将输入时钟602的相位与由电路600输出的输出时钟628的相位进行比较。基于相位的比较，相位检测器604输出误差信号632的流或序列，该误差信号632的流或序列指示时钟602和628之间的相位差。

在示例中，相位检测器604是Bang-bang相位检测器(Bang-bang phase detector，BBPD)，并且误差信号632是单个位误差信号。例如，误差信号632指示输入时钟602的相位是滞后还是超前于输出时钟628的相位(例如，不指示滞后或超前的量)。

在一些实施例中，电路600包括CS-DAC 608，该CS-DAC 608接收误差信号632，并基于误差信号632并且还基于两个不重叠相位信号φ1 647和φ2 649来生成控制信号Vctl636。关于图8进一步详细地讨论了CS-DAC 608。

再次参考图6，电路600包括分频器616、该分频器616接收输入时钟信号602，并且例如在将时钟602除以适当的数字之后，生成差分时钟信号对ClkP 642和ClkN 643。差分时钟信号对ClkP 642和ClkN 643的相位相差180度。

电路600包括相位生成器612，该相位生成器612接收差分时钟信号对ClkP 642和ClkN 643，并生成两个不重叠相位信号φ1 647和φ2 649。图7示出了根据一些实施例的图6的ADDLL电路600的相位生成器612。在示例中，相位生成器612包括串联耦合在电源电压Vdd和接地端子Vss之间的晶体管704、708，以及串联耦合在电源电压Vdd和接地端子Vss之间的晶体管724、728。晶体管704和708之间的节点709耦合到一系列反相器716、720，其中反相器720输出相位信号φ1 647。晶体管724和728之间的节点711耦合到一系列反相器736、740，其中反相器740输出相位信号φ2 649。

晶体管712耦合在节点709和接地端子Vss之间，其中晶体管712的栅极从分频器616接收ClkP 642。晶体管732耦合在节点711与接地端子Vss之间，其中晶体管732的栅极从分频器616接收ClkN 643。晶体管704的栅极和晶体管708的栅极耦合到节点711，并且晶体管724的栅极和晶体管728的栅极耦合到节点709。

相位生成器612接收差分时钟信号对ClkP 642和ClkN 642，并生成两个不重叠的相位信号φ1 647和φ2 649。例如，在给定的时间，相位信号φ1 647和φ2 649中的至多一个能够是高的，例如，因为相位信号φ1 647和φ2 649是不重叠的。尽管图7示出了生成两个不重叠的相位信号φ1 647和φ2 649的相位生成器的示例，但是可以使用任何其他合适的电路来代替图7的相位生成器612。

再次参考图6，CS-DAC 608接收相位信号φ1 647和φ2 649以及误差632，并生成控制信号Vctl 636。图8进一步详细地示出了根据一些实施例的图6的ADDLL电路600的CS-DAC 608。

现在参考图8，在一些实施例中，CS-DAC 608包括多路复用器804，该多路复用器804具有耦合到电源电压Vdd的第一输入端子和耦合到接地的第二输入端子。多路复用器804由误差信号632控制。因此，多路复用器804基于误差信号632输出电压Vdd或基本上为零伏的信号(例如，接地电压)。多路复用器804的输出耦合到开关820，该开关820耦合到另一个开关824。开关824的输出是控制信号636。

电容器808耦合在开关820的输出和接地端子之间。电容器812和开关816(例如，它们串联耦合)耦合在开关820的输出和接地端子之间。电容器810耦合在开关824的输出和接地端子之间。

开关820和824分别由相位信号φ1 647和φ2 649控制。例如，当相位信号φ1 647为高时，开关820闭合(closed)；当相位信号φ1 647为低时，开关820断开(open)。另外，当相位信号φ2 649为高时，开关824闭合；当相位信号φ2 649为低时，开关824断开。由于相位信号φ1 647和φ2 649是不重叠的，所以两个开关820、824不能同时闭合。

在一些实施例中，当相位信号φ1 647为高时，CS-DAC 608对开关820的输入(例如，其为零或电源电压Vdd)进行采样，因此，相位信号φ1 647也被称为采样相位信号。在一些实施例中，当相位信号φ2 649为高时，CS-DAC 608将输出分配为控制信号Vctl 636，因此，相位信号φ2 649也被称为分配相位信号。如本文所讨论的，相位信号φ1 647和相位信号φ2 649不能同时为高。

在采样相位信号φ1 647的高状态期间(例如，当开关820闭合时)，电容器808存储电荷，该电荷可以是电源电压Vdd或零(例如，因为取决于误差信号632的状态，多路复用器804输出Vdd或零)。在分配相位信号φ2 649的高状态期间，存储在电容器808中的电荷在电容器808和810之间共享，并作为控制信号Vctl输出。

仅作为示例，使电容器808的电容为2皮法拉(pF)，使电容器810的电容为2pF，并且电压Vdd为1V。然后，控制信号Vctl在单个时钟周期中改变大约1毫伏(mV)。

因此，例如，误差632被反映在控制信号Vctl中。例如，误差632可具有高状态或低状态(例如，取决于输入时钟602的相位是超前还是滞后于输出时钟628)。在上述讨论的示例中，用于误差632的高状态的控制信号Vctl 636比用于误差632的低状态的控制信号高大约1mV。

在示例中(例如，其中电容器808、810中的各个电容器的电容为2pF，电压Vdd为1V，并且控制信号Vctl的变化约为1mV)，CS-DAC电路600实现了大约10位分辨率，例如，其可以减少或最小化抖动处理数字环路滤波器固有的抖动。

在一些实施例中，接通开关816(例如，使用控制信号817)可以增加开关820的输出与接地端子之间的电容。因此，在采样相位信号φ1 647的高状态期间(例如，当开关820闭合时)，接通开关816将导致电容器808和812存储电荷(其中电荷可以是Vdd或零，如本文上面所述的，这取决于误差信号632的状态)。例如，使能电容器812可以改进ADDLL电路600的锁定时间。

CS-DAC 608的输出由电源噪声抑制电路620接收。电源噪声抑制电路620可以是低压差(LDO)电压调节器，其从控制信号636生成调节信号Vreg 640。压控延迟线(VCDL)624接收调节信号Vreg 640和输入时钟602，并生成输出时钟628。例如，调节信号Vreg 640设置VCDL 624的延迟，以从输入时钟602生成输出时钟628。在一些实施例中，使用偏斜控制信号644跨过程角(process corner)数字控制VCDL 624。

在一些实施例中，可以通过改变采样频率、采样电容C1和/或分配电容C2(例如，其中C2是电容器810的电容)来数字控制ADDLL电路600的带宽。采样电容C1是电容器808在开关816断开时的电容，或者是电容器808和812在开关816接通时的电容。ADDLL的带宽可以表示为：

在一些实施例中，ADDLL电路600可以偶尔处于低功率状态或睡眠状态，例如，在此期间，ADDLL电路600可以不生成时钟628。例如，电路600的一个或多个组件可以被断电和/或被时钟门控(例如，这些组件不接收功率和/或时钟信号)。仅作为示例，在此低功率状态期间，相位生成器612可以不生成相位信号φ1 647和φ2 649，因此，开关820和824可以断开。

在一些实施例中，在此低功率状态期间，电容器810可以保持控制信号Vctl 636，使得当电路600退出低功率状态时，控制信号Vctl 636可容易地用于电源噪声抑制电路620和VCDL 624。因此，在弱锁定情景下(例如，当电路600正在退出低功率状态时)，控制信号Vctl 636可容易地用于控制VCDL 624。这减少了电路600在退出低功率状态时的延迟。例如，电容器810的漂移可以相对较小(例如，电容器810可以将其电荷保持相对较长的时间)。因此，如果电路600在相对短的持续时间(例如，比电容器810能够保持其电荷的时间段短)处于低功率状态，则控制信号Vctl 636的值被有效地存储在电容器810中，使得电路600能够相对较快地退出低功率状态(例如，因为在退出低功率状态之后容易获得控制信号Vctl636)。

在一些实施例中，可以使用另一组件，例如模数转换器(ADC)(诸如用于热传感器(未在图6中示出)的sigma-delta ADC)，来在正常操作期间存储控制信号636的数字代码。在弱锁定情景下(例如，当电路600退出低功率状态时)，通过将当前数字代码与(例如，存储在ADC中的)存储的数字代码的值进行比较，可以生成误差信号，该误差信号可以用来增大或减小控制信号Vctl 636。在一些实施例中，即使在低功率模式期间，也可以生成相位信号φ1 647、φ2 649，尽管是以较低的频率(例如，几兆赫兹，其可以小于正常操作模式期间的相位信号φ1 647、φ2 649的频率)。

在示例中，与模拟延迟锁相环(DLL)相比，常规的ADDLL可能会遭受抖动、不良面积、功率效率等困扰。然而，图6的ADDLL电路600包括基于LDO的电源噪声抑制电路620，其为VCDL 624提供安静(例如，相对无噪声)的调节信号Vred 640，从而例如减轻了电源噪声引起的抖动。与在给定电源下具有大量可重配置反相器的常规ADDLL不同，电源噪声抑制电路620设置VCDL 624的反相器的延迟以在较宽的频率范围内操作，从而例如改进电路600的面积和/或功率效率。电路600使用包括开关电容器环路滤波器的电荷共享DAC 608，例如，来将一位数字误差信号632转换为模拟电压Vctl 636，该模拟电压Vctl 636被用于使用基于LDO的电源噪声抑制电路620来生成调节信号Vreg 640。CS-DAC 608实现了10位分辨率(例如，在1V VDD电源下的Vctl 636的1mV分辨率)，并且减小(例如，最小化)抖动处理常规数字反馈环路固有的抖动。在示例中，CS-DAC 608扩展了DLL弱锁定驻留(例如，其与从电路600的低功率或睡眠状态到正常操作状态的转换相关联)，例如因为电容器810可以在低功率状态期间保存Vctl 636的状态。如本文上面所讨论的，结合CS-DAC添加ADC可以进一步扩展弱锁定。例如，如关于等式1所讨论的，可以控制电路600的数字可控环路带宽。

图9示出了根据一些实施例的计算机系统、计算设备或SoC(片上系统)2100，其中计算设备包括关于图1-5讨论的占空比检测和/或校正电路和/或包括图6-8讨论的ADDLL。要指出的是，图9中具有与任何其他附图的元件相同的附图标记(或名称)的那些元件可以以类似于所描述的任何方式来操作或起作用，但不限于此。

在一些实施例中，计算设备2100表示合适的计算设备，诸如计算平板、移动电话或智能电话、膝上型计算机、台式计算机、IOT设备、服务器、机顶盒、支持无线的电子阅读器等。将理解，总体上示出了某些组件，但在计算设备2100中未示出此种设备的所有组件。

在一些实施例中，计算设备2100包括第一处理器2110。本公开的各个实施例还可以包括2170内的网络接口(诸如无线接口)，以便系统实施例可以被合并到无线设备中，例如蜂窝电话或个人数字助理。

在一个实施例中，处理器2110可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑设备或其他处理装置。由处理器2110执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括与人类用户或其他设备的I/O有关的操作、与电源管理有关的操作、和/或与将计算设备2100连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。

在一个实施例中，计算设备2100包括音频子系统2120，其表示与向计算设备提供音频功能相关联的硬件(例如，音频硬件和音频电路)和软件(例如，驱动器、编解码器)组件。音频功能可以包括扬声器和/或耳机输出、以及麦克风输入。针对此类功能的设备可以被集成到计算设备2100中，或连接到计算设备2100。在一个实施例中，用户通过提供由处理器2110接收和处理的音频命令来与计算设备2100交互。

显示子系统2130表示为用户提供视觉和/或触觉显示以与计算设备2100交互的硬件(例如，显示设备)和软件(例如，驱动器)组件。显示子系统2130包括显示接口2132，其包括用于向用户提供显示的特定屏幕或硬件设备。在一个实施例中，显示接口2132包括与处理器2110分离的逻辑，以执行与显示有关的至少一些处理。在一个实施例中，显示子系统2130包括向用户提供输出和输入两者的触摸屏(或触摸板)设备。

I/O控制器2140表示与用户交互有关的硬件设备和软件组件。I/O控制器2140可操作来管理作为音频子系统2120和/或显示子系统2130的一部分的硬件。另外，I/O控制器2140示出了用于将附加设备连接到计算设备2100的连接点，用户可以通过该连接点与系统交互。例如，可以附接到计算设备2100的设备可以包括麦克风设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或小键盘设备、或其他I/O设备，用于与诸如读卡器或其他设备的特定应用一起使用。

如上所述的，I/O控制器2140可以与音频子系统2120和/或显示子系统2130交互。例如，通过麦克风或其他音频设备的输入可以为计算设备2100的一个或多个应用或功能提供输入或命令。另外，可以提供音频输出，以代替显示输出或在显示输出之外提供音频输出。在另一示例中，如果显示子系统2130包括触摸屏，则显示设备还充当输入设备，其可以至少部分地由I/O控制器2140管理。在计算设备2100上还可以存在其他按钮或开关，以提供由I/O控制器2140管理的I/O功能。

在一个实施例中，I/O控制器2140管理诸如加速度计、相机、光传感器或其他环境传感器的设备、或者可以被包括在计算设备2100中的其他硬件。输入可以是直接用户交互的一部分，也可以向系统提供环境输入以影响其操作(诸如，过滤噪声、调谐显示器以进行亮度检测、为相机应用闪光灯或其他功能)。

在一个实施例中，计算设备2100包括电源管理2150，其管理电池电力使用、电池的充电以及与省电操作有关的特征。存储器子系统2160包括用于在计算设备2100中存储信息的存储器设备。存储器可以包括非易失性(如果存储器设备的电力被中断，状态不会更改)和/或易失性(如果存储器设备的电力被中断，状态是不确定的)存储器设备。存储器子系统2160可以存储应用数据、用户数据、音乐、照片、文档或其他数据、以及与计算设备2100的应用和功能的执行有关的系统数据(无论是长期的还是临时的)。在一个实施例中，计算设备2100包括时钟生成子系统2152来生成时钟信号。

实施例的元件还被提供来作为用于存储计算机可执行指令(例如，用于实现本文讨论的任何其他过程的指令)的机器可读介质(例如，存储器2160)。机器可读介质(例如，存储器2160)可以包括但不限于闪存、光盘、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁卡或光卡、相变存储器(PCM)或其他类型的适合存储电子或计算机可执行指令的机器可读介质。例如，本公开的实施例可以作为计算机程序(例如，BIOS)下载，该计算机程序可以经由通信链路(例如，调制解调器或网络连接)，通过数据信号的方式从远程计算机(例如，服务器)传输到请求计算机(例如，客户端)。

连接2170包括硬件设备(例如，无线和/或有线连接器和通信硬件)和软件组件(例如，驱动器、协议栈)，以使能计算设备2100与外部设备通信。计算设备2100可以是单独的设备，诸如其他计算设备、无线接入点或基站，以及外围设备，诸如耳机、打印机或其他设备。

连接2170可以包括多种不同类型的连接。概括地说，计算设备2100被示为具有蜂窝连接2172和无线连接2174。蜂窝连接2172通常是指由无线运营商提供的蜂窝网络连接，诸如经由GSM(全球移动通信系统)或变体或派生、CDMA(码分多址)或变体或派生、TDM(时分复用)或变体或派生、或其他蜂窝服务标准提供。无线连接(或无线接口)2174是指非蜂窝式的无线连接，并且可以包括个人区域网(诸如蓝牙、近场等)、局域网(诸如Wi-Fi)和/或广域网(诸如WiMax)或其他无线通信。

外围连接2180包括硬件接口和连接器，以及进行外围连接的软件组件(例如，驱动器、协议栈)。将理解的是，计算设备2100既可以是其他计算设备(“去往”2182)的外围设备，也可以具有(“来自”2184)与其连接的外围设备。计算设备2100通常具有“对接”连接器以连接到其他计算设备，以用于诸如管理(例如，下载和/或上传、改变、同步)计算设备2100上的内容的目的。另外，对接连接器可以允许计算设备2100连接到某些外围设备，这些外围设备允许计算设备2100控制内容输出到例如视听系统或其他系统。

除了专有对接连接器或其他专有连接硬件之外，计算设备2100还可以经由常见的或基于标准的连接器进行外围连接2180。常见的类型可以包括通用串行总线(USB)连接器(其可以包括许多不同的硬件接口中的任何一个)、包括迷你显示端口(MDP)的显示端口、高清晰度多媒体接口(HDMI)、火线或其他类型。

在一些实施例中，计算设备2100可以包括关于图2A-5讨论的占空比检测和/或校正电路，例如来估计由单个组件接收的时钟信号的占空比、估计平均占空比、和/或校正占空比中任何可能的误差。例如，占空比检测电路可以生成时钟控制信号136，例如以校正占空比中的误差，如关于图2A-5所讨论的。关于图2A-5所讨论的组件205可以是计算设备2100的任意合适组件。仅作为示例，组件205中的各个组件是计算设备2100的并行接口(例如并行存储接口)的数据发送器和/或接收器。并行存储器接口可以被包括在处理器2110中，耦合到处理器2110，被包括在存储器子系统2160中，耦合到存储器子系统2160，等等。在另一示例中，组件205中的各个组件是计算设备2100的任意合适组件，或在任意合适组件内。图9示出了关于图2A-5讨论的占空比检测和/或校正电路的一些示例位置。例如，关于图2A-5讨论的占空比检测和/或校正电路可以在处理器2110内，在存储器子系统2160内，或耦合到计算设备2100的任何组件(例如，处理器2110)。

在一些实施例中，计算设备2100可以包括关于图6-8讨论的ADDLL。ADDLL可以向计算设备2100的一个或多个组件提供时钟信号，例如输出时钟628。图9示出了图6-8的ADDLL的示例位置。例如，ADDLL可以是在处理器2110内，在存储器子系统2160内，或耦合到计算设备2100的任何组件(例如，处理器2110)。

说明书中对“实施例”、“一个实施例”、“一些实施例”或“其他实施例”的参考是指结合这些实施例描述的特定特征、结构或特性被包括在至少一些实施例中，但不一定是所有实施例。“实施例”、“一个实施例”或“一些实施例”的各种出现不一定都指相同的实施例。如果说明书陈述组件、特征、结构或特性“可以”、“可”或“可能”被包括，则不必需包括该特定组件、特征、结构或特性。如果说明书或权利要求书提及“一”或“一个”元素，则并不意味着仅存在一个元素。如果说明书或权利要求书提及“其他”元素，则不排除存在一个以上其他元素。

此外，特定特征、结构、功能或特性可以以任何合适的方式被组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，其中与两个实施例相关联的特定特征、结构、功能或特性不互斥。

尽管已经结合本公开的具体实施例描述了本公开，但是根据前述描述，此种实施例的许多替代、修改和变化对于本领域普通技术人员将是显而易见的。本公开的实施例旨在涵盖落入所附权利要求的广泛范围内的所有此种替代、修改和变化。

另外，为了图示和讨论的简洁，并且为了不模糊本公开，在所呈现的附图中可以示出或可以不示出到集成电路(IC)芯片和其他组件的众所周知的电力/接地连接。此外，可以以框图形式示出布置，以避免模糊本公开，并且还考虑到以下事实：关于此框图布置的实现的细节高度依赖于要在其内实现本公开的平台(即，这些细节应该完全在本领域技术人员的能力范围内)。在阐述具体细节(例如，电路)以便描述本公开的示例实施例的情况下，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下或以这些具体细节的变体来实践本公开。因此，该描述应被认为是说明性的而不是限制性的。

以下示例子句涉及进一步的实施例。示例子句中的细节可以在一个或多个实施例中的任何地方使用。本文所述的装置的所有可选特征也可以相对于方法或过程来实现。

示例1.一种装置，包括：多个组件；第一电路，所述第一电路用于生成时钟信号并将所述时钟信号提供给所述多个组件；第二电路，所述第二电路用于为所述多个组件中的两个或更多个组件中的每个组件估计在相应组件处接收到的所述时钟信号的相应占空比，使得所述第二电路用于估计与所述两个或更多个组件相对应的两个或更多个占空比；第三电路，所述第三电路用于确定所述两个或更多个占空比的平均值；以及第四电路，所述第四电路用于至少部分地基于所述平均值校正由所述第一电路生成的时钟信号的占空比

示例2.根据示例1或任意其他示例所述的装置，其中：所述第四电路用于至少部分地基于所述两个或更多个占空比的所述平均值与目标占空比之间的差，校正由所述第一电路生成的所述时钟信号的占空比。

示例3.根据示例1或任意其他示例所述的装置，还包括：第五电路，所述第五电路用于至少部分地基于由所述第二电路为所述第一组件估计的第一占空比与目标占空比之间的差，校正由所述多个组件中的第一组件接收的所述时钟信号的所述第一占空比：以及第六电路，所述第六电路用于至少部分地基于由所述第二电路为所述第二组件估计的第二占空比与所述目标占空比之间的差，校正由所述多个组件中的第二组件接收的所述时钟信号的所述第二占空比。

示例4.根据示例1或任意其他示例所述的装置，其中，所述两个或更多个组件包括第一组件和第二组件，并且其中，所述第二电路包括：第一采样器电路，所述第一采样器电路用于对第一对差分时钟信号进行采样以生成第一采样信号，其中所述第一采样器电路被包括在所述第一组件中，并且其中所述第一对差分时钟信号是来自由所述第一组件接收的所述时钟信号；以及第二采样器电路，所述第二采样器电路用于对第二对差分时钟信号进行采样以生成第二采样信号，其中所述第二采样器电路被包括在所述第二组件中，并且其中所述第二对差分时钟信号是来自由所述第二组件接收的所述时钟信号。

示例5.根据示例4或任意其他示例所述的装置，其中，所述第二电路还包括：计数器，所述计数器用于在第一时间段接收所述第一采样信号，并在第二时间段接收所述第二采样信号，其中所述第二时间段与所述第一时间段在时间上是分开的；以及逻辑，所述逻辑用于：至少部分地基于所述计数器在所述第一时间段的输出，估计由所述第一组件接收的所述时钟信号的第一占空比，以及至少部分地基于所述计数器在所述第二时间段的输出，估计由所述第二组件接收的所述时钟信号的第二占空比。

示例6.根据示例5或任意其他示例所述的装置，其中，所述计数器和所述逻辑在所述多个组件的外部。

示例7.根据示例4或任意其他示例所述的装置，其中，所述第一对差分时钟信号包括：第一时钟信号；以及第二时钟信号，所述第二时钟信号与所述第一时钟信号相位相差大致180度，并且其中，所述第一采样器电路用于：在异步时钟信号的第一N个脉冲的时间段内接收所述第一时钟信号，其中所述异步时钟信号相对于所述第一时钟信号和所述第二时钟信号是异步的；以及在所述异步时钟信号的第二N个脉冲的时间段内接收所述第二时钟信号。

示例8.根据示例7或任意其他示例所述的装置，其中，所述第二电路还包括：异步时钟信号生成器，所述异步时钟信号生成器用于生成所述异步时钟信号，并将所述异步时钟信号发送到所述第一采样器电路和所述第二采样器电路，其中所述异步时钟信号生成器在所述多个组件的外部。

示例9.根据示例1或任意其他示例所述的装置，其中，所述多个组件中的各个组件包括存储器接口系统的发送器/接收器缓冲器(Tx/RX缓冲器)。

示例10.一种系统，包括：存储器，所述存储器用于存储指令；处理器，所述处理器用于执行所述指令；无线收发器，所述无线收发器用于促进所述处理器与另一系统之间的通信；多个组件，其中所述多个组件中的各个组件是用于与所述处理器或所述存储器中的至少一者通信的发送/接收缓冲器；时钟生成电路，所述时钟生成电路用于生成时钟信号并将所述时钟信号提供给所述多个组件；以及多个占空比检测(DCD)电路，所述多个占空比检测(DCD)电路对应于所述多个组件，其中各个DCD电路用于估计在相应组件处接收的所述时钟信号的相应占空比，以便确定与所述多个组件相对应的多个占空比，其中所述多个DCD电路包括公共计数器，所述公共计数器在所述多个DCD电路之间以时分复用方式被共享。

示例11.根据示例10或任意其他示例所述的系统，还包括：用于确定所述多个占空比的平均值的电路。

示例12.根据示例11或任意其他示例所述的系统，还包括：占空比校正电路，所述占空比校正电路用于至少部分地基于所述平均值和目标占空比之间的差来改变由所述时钟生成电路生成的所述时钟信号的相位。

示例13.根据示例10或任意其他示例所述的系统，还包括：占空比校正电路，所述占空比校正电路用于至少部分基于与所述第一组件相对应的第一占空比与目标占空比的差来改变由所述多个组件中的第一组件接收的所述时钟信号的相位。

示例14.根据示例10或任意其他示例所述的系统，其中，所述多个组件被包括在并行存储器接口中，所述并行存储器接口用于所述处理器与所述存储器之间的通信。

示例15.一种装置，包括：第一电路，所述第一电路用于生成时钟信号并将所述时钟信号提供给第一组件和第二组件；所述第一组件包括：第一分离器电路，所述第一分离器电路用于接收所述时钟信号并生成第一对差分时钟信号，第一多路复用器，所述第一多路复用器用于接收所述第一对差分时钟信号，以及第一采样器电路，所述第一采样器电路采样所述第一多路复用器的输出；所述第二组件包括：第二分离器电路，所述第二分离器电路用于接收所述时钟信号并生成第二对差分时钟信号，第二多路复用器，所述第二多路复用器用于接收所述第二对差分时钟信号，以及第二采样器电路，所述第二采样器电路采样所述第二多路复用器的输出；以及计数器，所述计数器用于以时分复用的方式接收所述第一采样器电路的输出和所述第二采样电路器的输出。

示例16.根据示例15或任意其他示例所述的装置，其中，所述时钟信号是第一时钟信号，并且其中，所述装置包括：第二电路，所述第二电路用于生成第二时钟信号并将所述第二时钟信号提供给所述第一采样器电路、所述第二采样器电路和所述计数器。

示例17.根据示例16或任意其他示例所述的装置，其中，所述第二时钟信号相对于所述第一时钟信号是异步的。

示例18.根据示例15或任意其他示例所述的装置，还包括：第三电路，所述第三电路用于接收所述计数器的输出，并估计由所述第一组件接收的所述时钟信号的第一占空比和由所述第二组件接收的所述时钟信号的第二占空比。

示例19.根据示例18或任意其他示例所述的装置，还包括：第四电路，所述第四电路用于至少部分地基于所述第一占空比和所述第二占空比来确定平均占空比。

示例20.根据示例19或任意其他示例所述的装置，还包括：第一占空比校正电路，所述第一占空比校正电路用于至少部分地基于所述平均占空比来校正由所述第一电路生成的时钟信号的占空比；第二占空比校正电路，所述第二占空比校正电路用于至少部分地基于所述第一占空比来校正由所述第一组件接收的时钟信号的所述第一占空比；以及第三占空比校正电路，所述第三占空比校正电路用于至少部分地基于所述第二占空比来校正由所述第二组件接收的时钟信号的所述第三占空比。

示例21.一种装置，包括：压控延迟线(VCDL)，所述压控延迟线(VCDL)用于接收输入时钟并生成输出时钟；以及相位检测器，所述相位检测器用于比较输入时钟和输出时钟，并生成误差信号；第一电路，所述第一电路包括：多路复用器，所述多路复用器至少部分地基于误差信号来选择性地输出电源电压或基本为零的电压，第一开关，所述第一开关用于将多路复用器的输出发送到第二开关，以及第二开关，所述第二开关用于输出控制信号；以及第二电路，所述第二电路用于至少部分地基于控制信号来控制VCDL。

示例22.根据示例21或任意其他示例所述的装置，其中，所述第一电路还包括：第一电容器，该第一电容器耦合在第一开关的输出和接地端子之间；以及第二电容器，该第二电容器耦合在第二开关的输出和接地端子之间。

示例23.根据示例22或任意其他示例所述的装置，其中：所述第一电容器用于响应于第一开关的闭合状态，采样并保持多路复用器的输出；所述第二电容器用于响应于第二开关的闭合状态，保持多路复用器的输出。

示例24.根据示例22或任意其他示例所述的装置，其中所述第一电路还包括：第二电容器和第三开关，所述第二电容器和第三开关耦合在第一开关的输出和接地端子之间。

示例25.根据示例21或任意其他示例所述的装置，还包括：相位生成器，所述相位生成器用于生成：用于控制第一开关的第一相位信号，以及用于控制第二开关的第二相位信号。

示例26.根据示例21所述的装置，其中所述第一相位信号和所述第二相位信号不重叠，使得第一相位信号和第二相位信号不同时处于逻辑高状态。

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