阅读说明：本技术 三维nand闪存装置及其制备方法 (Three-dimensional NAND flash memory device and preparation method thereof ) 是由 肖德元 张汝京 于 2019-01-08 设计创作，主要内容包括：本发明提供一种三维NAND闪存装置及其制备方法,该制备方法包括：提供沿水平方向延伸的半导体衬底,半导体衬底上形成有多个外围器件；于多个外围器件上形成底部连接层；于底部连接层上形成至少两个平面型NAND无结闪存串；于至少两个平面型NAND无结闪存串上形成后段互连层。通过将平面型NAND无结闪存串结构与外围器件结合起来,构建为三维NAND闪存装置。平面型NAND无结闪存串的快速读取特性得到很好的运用,其可与逻辑单元很好相容,既可以制作为标准独立型NAND闪存产品,更能在保证产品性能的条件下按照使用情况制作为嵌入式NAND闪存产品；另一方面,采用此方式可以有效降低二维NAND闪存装置的水平占用面积,提高装置的空间使用效率。(The invention provides a three-dimensional NAND flash memory device and a preparation method thereof, wherein the preparation method comprises the following steps: providing a semiconductor substrate extending along a horizontal direction, wherein a plurality of peripheral devices are formed on the semiconductor substrate; forming a bottom connection layer on the plurality of peripheral devices; forming at least two planar NAND junction-less flash memory strings on the bottom connection layer; a back-end interconnect layer is formed over the at least two planar NAND knotless flash memory strings. A three-dimensional NAND flash memory device is constructed by combining a planar NAND junction-less flash memory string structure with a peripheral device. The quick reading characteristic of the planar NAND knotless flash memory string is well applied, the planar NAND knotless flash memory string is well compatible with a logic unit, and not only can be manufactured into a standard independent NAND flash memory product, but also can be manufactured into an embedded NAND flash memory product according to the use condition under the condition of ensuring the product performance; on the other hand, the horizontal occupied area of the two-dimensional NAND flash memory device can be effectively reduced by adopting the method, and the space utilization efficiency of the device is improved.)

三维NAND闪存装置及其制备方法

技术领域

本发明涉及半导体存储器件领域，特别是涉及一种三维NAND闪存装置及其制备方法。

背景技术

随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器器件存在持续的需求。为了改善存储器的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续减小，其制备工艺遇到了各种挑战：物理极限，如曝光技术极限、显影技术极限及存储电子密度极限等，造成存储信号冲突和干扰显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，具有三维(3D)结构的存储器件近年来的研究逐渐升温，通过将存储器单元三维地布置在衬底上来提高集成密度。

现有的3D NAND闪存装置中通常为具有垂直取向的沟道的多层NAND存储串。在一种结构中，多个栅极层形成在衬底上，垂直沟道穿过该多个栅极层。在每个垂直沟道中，下栅极层构造为用作下选择栅极，多个中间栅极层构造为用作控制栅极，上栅极层构造为用作上选择栅极。连接在第一水平方向上彼此相邻的上选择栅极以用作器件的字线。连接在第二水平方向上彼此相邻的垂直沟道以用作器件的位线。此种闪存装置由于将NAND存储串设计为垂直结构，相比于平面型NAND闪存装置在单位面积上可用于更高的存储密度，但是制备工艺复杂，且难以制作嵌入式芯片，例如SOC芯片，由于一般的逻辑单元运行速度非常高，而垂直结构的NAND存储串的读取速度相对较慢，难以实现NAND存储串与逻辑单元的速度相容，另外在制作工艺上，由于垂直结构的NAND存储串占据了较大的垂直空间，所以难以实现三维空间NAND存储串与外围器件的集成。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维NAND闪存装置及其制备方法，用于解决现有技术中具有垂直取向沟道的多层NAND存储串的3D NAND闪存装置难以形成嵌入式芯片等的问题。

为实现上述目的及其他相关目的，本发明提供一种三维NAND闪存装置的制备方法，所述制备方法至少包括步骤：

提供沿水平方向延伸的半导体衬底，所述半导体衬底上形成有多个外围器件；

于所述多个外围器件上形成底部连接层；

于所述底部连接层上形成至少两个平面型NAND无结闪存串；

于所述至少两个平面型NAND无结闪存串上形成后段互连层。

可选地，形成所述至少两个平面型NAND无结闪存串的方法至少包括步骤：

于所述底部连接层上形成堆叠结构，所述堆叠结构沿竖直方向由下向上依次包括无结沟道层、隧穿介质层、电荷捕获层及栅极介质层；

图形化所述堆叠结构，以形成沿水平方向延伸的至少两条间隔设置的堆叠条，并去除所述堆叠条两端的所述栅极介质层、所述电荷捕获层及所述隧穿介质层，使露出的所述无结沟道层形成位线接触节点；

于所述底部连接层及所述堆叠条上形成介质层，图形化所述介质层，以于所述位线接触节点上形成位线接触孔、于所述堆叠条的两侧形成延伸至所述底部连接层的前段互连孔及于沿所述堆叠条排列方向形成横跨所述堆叠条的至少两条间隔设置的字线沟槽；

于所述位线接触孔、所述前段互连孔及所述字线沟槽中形成导电层，以于所述位线接触孔中形成位线插塞、于所述前段互连孔中形成前段互连触点及于各所述字线沟槽中形成字线，并通过所述导电层形成电连接所述位线插塞及所述前段互连触点的位线。

进一步地，所述介质层的介电常数介于2.3～2.7之间。

可选地，所述导电层由外至内依次包括金属扩散阻挡层、种子层及子导电层。

进一步地，采用物理气相沉积工艺或金属有机化合物化学气相沉积工艺形成所述金属扩散阻挡层，所述金属扩散阻挡层的材料包括钽及氮化钽中的至少一种；采用物理气相沉积工艺形成所述种子层，所述种子层的材料包括铜；采用电镀工艺形成所述子导电层，所述子导电层的材料包括铜。

可选地，所述无结沟道层的材料包括多晶硅，所述隧穿介质层的材料包括氧化硅，所述电荷捕获层的材料包括氮化硅，所述栅极介质层的材料包括氧化硅、氧化铝或高K介质。

可选地，于所述底部连接层上形成所述至少两个平面型NAND无结闪存串的步骤之前，还包括于所述底部连接层上形成扩散阻挡层的步骤；于所述至少两个平面型NAND无结闪存串上形成后段互连层的步骤之前，还包括于所述至少两个平面型NAND无结闪存串上形成所述扩散阻挡层的步骤。

可选地，所述外围器件包括至少两个外围电路晶体管及外围逻辑电路。

可选地，所述底部连接层包括底部接触栓、底部连接导体层及底部介质层，所述底部介质层的介电常数介于2.3～2.7之间；所述后段互连层包括后段互连触点、后段互连导体层及后段介质层，所述后段介质层的介电常数介于2.3～2.7之间。

进一步地，所述底部介质层的材料包括碳氧化硅，所述底部接触栓的材料包括钨，所述底部连接导体层的材料包括铜；所述后段介质层的材料包括碳氧化硅，所述后段互连触点的材料包括铜，所述后段互连导体层的材料包括铜。

本发明还提供一种三维NAND闪存装置，所述三维NAND闪存装置至少包括：

沿水平方向延伸的半导体衬底，所述半导体衬底上形成有多个外围器件；

底部连接层，所述底部连接层形成于所述外围器件上；

至少两个平面型NAND无结闪存串，所述至少两个平面型NAND无结闪存串形成于所述底部连接层上；

后段互连层，所述后段互连层形成于所述至少两个平面型NAND无结闪存串上。

可选地，所述至少两个平面型NAND无结闪存串至少包括：

至少两个沿水平方向间隔排列的叠层结构，各所述叠层结构沿竖直方向由下向上依次包括无结沟道层、隧穿介质层、电荷捕获层及栅极介质层；

至少两条字线，各所述字线形成于各所述叠层结构上并沿所述叠层结构排列方向延伸；

至少两个位线插塞，所述位线插塞形成于各所述叠层结构的两端并与所述无结沟道层连接；

至少两个前段互连触点，所述前段互连触点形成于各所述叠层结构的两侧并与所述底部连接层连接；

至少两条位线，所述位线与所述位线插塞及所述前段互连触点电连接；

介质层，所述介质层电隔离所述字线及所述位线。

进一步地，所述介质层的介电常数介于2.3～2.7之间。

可选地，所述字线由外之内依次包括金属扩散阻挡层、种子层及子导电层，所述位线插塞由外至内依次包括金属扩散阻挡层、种子层及子导电层，所述前段互连触点由外之内依次包括金属扩散阻挡层、种子层及子导电层，所述位线由外之内依次包括金属扩散阻挡层、种子层及子导电层。

进一步地，所述金属扩散阻挡层的材料包括钽及氮化钽中的至少一种，所述种子层的材料包括铜，所述子导电层的材料包括铜。

可选地，所述无结沟道层的材料包括多晶硅，所述隧穿介质层的材料包括氧化硅，所述电荷捕获层的材料包括氮化硅，所述栅极介质层的材料包括氧化硅、氧化铝或高K介质。

可选地，所述底部连接层与所述至少两个平面型NAND无结闪存串之间还包括扩散阻挡层，所述至少两个平面型NAND无结闪存串与所述后段互连层之间还包括扩散阻挡层。

可选地，所述外围器件包括至少两个外围电路晶体管及外围逻辑电路。

可选地，所述底部连接层包括底部接触栓、底部连接导体层及底部介质层，所述底部介质层的介电常数介于2.3～2.7之间；所述后段互连层包括后段互连触点、后段互连导体层及后段介质层，所述后段介质层的介电常数介于2.3～2.7之间。

进一步地，所述底部介质层的材料包括碳氧化硅，所述底部接触栓的材料包括钨，所述底部连接导体层的材料包括铜；所述后段介质层的材料包括碳氧化硅，所述后段互连触点的材料包括铜，所述后段互连导体层的材料包括铜。

如上所述，本发明的三维NAND闪存装置及其制备方法，通过将平面型NAND无结闪存串(即二维电荷陷阱无结场效应晶体管闪存)结构与外围器件(即PUC，Peri Under Cell)结合起来，构建为三维NAND闪存装置。平面型NAND无结闪存串的快速读取特性得到很好的运用，其可与逻辑单元很好相容，既可以制作为标准独立型NAND闪存产品，更能在保证产品性能的条件下按照使用情况制作为嵌入式NAND闪存产品；另一方面，采用PUC技术将用来驱动平面型NAND无结闪存串的周边电路堆叠在存储数据的平面型NAND无结闪存串的下方，打个比方来说，相当于将公寓楼所需要的停车场从公寓楼旁边改建到地下空间，采用此方式可以有效降低二维NAND闪存装置的水平占用面积，提高装置的空间使用效率。

附图说明

图1显示为本发明的三维NAND闪存装置的制备方法的流程示意图。

图2～图13显示为本发明的三维NAND闪存装置的制备方法各步骤所呈现的结构示意图。

图14显示为本发明的三维NAND闪存装置的机构示意图。

图15显示为本发明的三维NAND闪存装置中平面型NAND无结存储串的俯视图。

元件标号说明

10、20 半导体衬底

101、201 外围电路晶体管

102、202 浅沟槽隔离

103、203 源区/漏区

11、21 底部连接层

111、211 底部接触栓

112、212 底部连接导体层

113、213 底部介质层

12、22 NAND无结闪存串

121 堆叠结构

1211、2211 无结沟道层

1212、2212 隧穿介质层

1213、2213 电荷捕获层

1214、2214 栅极介质层

122 堆叠条

123、226 介质层

124 位线接触孔

125 前段互连孔

126 字线沟槽

127、223 位线插塞

128、224 前段互连触点

129、222 字线

120、225 位线

13、23 后段互连层

131、231 后段互连触点

132、232 后段互连导体层

133、233 后段介质层

14、24 扩散阻挡层

221 叠层结构

S1～S4 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅1至图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例1

如图1所示，本实施例提供一种三维NAND闪存装置的制备方法，本实施例通过将平面型NAND无结闪存串(即二维电荷陷阱无结场效应晶体管闪存)结构与外围器件(即PUC，Peri Under Cell)结合起来，构建为三维NAND闪存装置。平面型NAND无结闪存串的快速读取特性得到很好的运用，其可与逻辑单元很好相容，从而可以很好应用在嵌入式NAND闪存装置中，也可以制作为标准独立型NAND闪存产品；另一方面，采用PUC技术将用来驱动平面型NAND无结闪存串的周边电路堆叠在存储数据的平面型NAND无结闪存串的下方，打个比方来说，相当于将公寓楼所需要的停车场从公寓楼旁边改建到地下空间，采用此方式可以有效降低二维NAND闪存装置的水平占用面积，提高装置的空间使用效率。

在进行下述具体方法的描述之前，需要说明的是，本实施例中定义水平方向及竖直方向均是以半导体衬底为参照。

具体地，如图2～图13，示意了本实施例中三维NAND闪存装置的制备方法各步骤所呈现的结构示意图。

如图1及图2所示，首先进行步骤S1，提供沿水平方向延伸的半导体衬底10，所述半导体衬底10上形成有多个外围器件。

所述半导体衬底10可以是单晶硅、多晶硅或非晶硅，也可以是硅、锗、锗化硅、砷化镓、绝缘体上硅(SOI)等适合的半导体材料，在此不再一一列举。本实施例中，所述半导体衬底10为硅。所述外围器件形成在所述半导体衬底10上，所述外围器件包括至少两个外围电路晶体管101及外围逻辑电路(图中未示出)，所述外围逻辑电路形成于所述外围电路晶体管101的周围。所述外围电路晶体管101可以是驱动后续在所述半导体衬底上形成的平面型NAND无结闪存串的驱动晶体管，所述外围电路晶体管101的源区/漏区103通过在所述半导体衬底10中掺杂形成，并在所述半导体衬底10中形成浅沟槽隔离102。所述外围逻辑电路包括但不限于，静态随机存取存储器(SRAM)、锁相环(PLL)、中央处理器(CPU)、现场可编程门阵列(FPGA)。这里需要说明的是，所述外围逻辑电路可按照标准逻辑芯片的制备流程制备，在此不做赘述。

如图1及图3所示，接着进行步骤S2，于所述多个外围器件上形成底部连接层11。

作为示例，所述底部连接层11为复合层，包括底部接触栓111、底部连接导体层112及底部介质层113，所述底部接触栓111电连接所述外围器件及所述底部连接导体层112，实现所述外围器件与底部连接层11的电信号传导，所述底部介质层113电隔离相邻所述底部接触栓111及所述底部连接导体层112。可选择所述底部介质层113的介电常数介于2.3～2.7之间，此介电常数值范围内的介质属于低K介质，采用低K介质可以有效降低后续形成的集成电路之间的寄生电容，提高电信号的传输速度，缩短电信号传播延时。本实施例选择所述底部介质层113的材料包括碳氧化硅，所述底部接触栓111的材料包括钨，所述底部连接导体层112的材料包括铜。

如图4所示，作为示例，形成所述底部连接层11之后，可在所述底部连接层11上形成扩散阻挡层14。较佳地，所述扩散阻挡层14的材料包括氮和/或钛掺杂的碳化硅。扩散阻挡层14可以有效防止所述底部连接导体层112的扩散。可以采用等离子体增强化学气相沉积工艺(PECVD)形成所述扩散阻挡层14。

如图1及图11及图12所示，接着进行步骤S3，于所述底部连接层11上形成至少两个平面型NAND无结闪存串12。

采用上述PUC技术将平面型NAND无结闪存串(即二维电荷陷阱无结场效应晶体管闪存)结构与外围器件(即PUC，Peri Under Cell)结合起来，构建为三维NAND闪存装置，有效降低了二维NAND闪存装置的水平占用面积，提高装置的空间使用效率，另外NAND无结闪存串可与外围器件的系统速度得到很好的匹配，使本实施例中的三维NAND闪存装置既可以制作为标准独立型NAND闪存产品，更能在保证产品性能的条件下按照使用情况制作为嵌入式NAND闪存产品。

如图5～图12所示，作为示例，形成所述至少两个平面型NAND无结闪存串12的方法至少包括如下步骤，本示例中，以所述底部连接层11上形成有所述扩散阻挡层14为例进行阐述：

如图5所示，首先，于所述底部连接层11上形成堆叠结构121，所述堆叠结构121沿竖直方向由下向上依次包括无结沟道层1211、隧穿介质层1212、电荷捕获层1213及栅极介质层1214。所述隧穿介质层1212、电荷捕获层1213及栅极介质层1214即构成闪存晶体管中的ONO结构。形成所述堆叠结构121的工艺包括但不限于，原子层沉积工艺、化学气相沉积工艺等，为使所述堆叠结构121的厚度均匀，形貌良好，也可选择炉管工艺形成所述堆叠结构121。所述无结沟道层1211的材料包括多晶硅，所述隧穿介质层1212的材料包括氧化硅，所述电荷捕获层1213的材料包括氮化硅，所述栅极介质层1214的材料包括氧化硅、氧化铝或高K介质。

如图6～图8所示，接着，图形化所述堆叠结构121，以形成沿水平方向延伸的至少两条间隔设置的堆叠条122(如图6)，并去除所述堆叠条122两端的所述栅极介质层1214、所述电荷捕获层1213及所述隧穿介质层1212，使露出的所述无结沟道层1211形成位线接触节点。具体包括：如图6所示的俯视图，采用光刻刻蚀工艺，图形化所述堆叠结构121，以使所述堆叠结构121图形化为沿水平方向延伸的至少两条间隔设置的堆叠条122，如图6中示出了6条，但所述堆叠条122的数量并不限于图6中所示6条，可根据具体情况设置，例如大于6条或小于6条，在此不做赘述；如图7的俯视图及图8所示，图8是沿图7中的虚线A-A方向的纵向剖视图，接着继续采用光刻刻蚀工艺，去除所述堆叠条122两端的所述栅极介质层1214、所述电荷捕获层1213及所述隧穿介质层1212，使露出的所述无结沟道层1211形成位线接触节点，所述位线接触节点上后续会形成位线插塞，所以所述位线接触节点的大小可以根据后续形成的位线插塞的尺寸进行设置。

如图9及图10所示，然后，于所述底部连接层11及所述堆叠条122上形成介质层123(如图9所示)，图形化所述介质层123，以于所述位线接触节点上形成位线接触孔124、于所述堆叠条122的两侧形成延伸至所述底部连接层11的前段互连孔125及于沿所述堆叠条122排列方向形成横跨所述堆叠条122的至少两条间隔设置的字线沟槽126(如图10所示)。可选择所述介质层123的介电常数介于2.3～2.7之间，此介电常数值范围内的介质属于低K介质，采用低K介质可以有效降低后续形成的集成电路之间的寄生电容，提高电信号的传输速度，缩短电信号传播延时。本实施例选择所述介质层123的材料包括碳氧化硅。

如图11及图12所示，图12是沿图11中的虚线B-B方向的纵向剖视图，最后，于所述位线接触孔124、所述前段互连孔125及所述字线沟槽126中形成导电层，以于所述位线接触孔124中形成位线插塞127、于所述前段互连孔125中形成前段互连触点128及于各所述字线沟槽126中形成字线129，并通过所述导电层形成电连接所述位线插塞127及所述前段互连触点128的位线120。所述前段互连触点128同时与所述底部连接导体层112及所述位线120电连接，实现所述平面型NAND无结闪存串12与所述外围器件的电信号传导。较佳地，所述导电层由外至内依次包括金属扩散阻挡层、种子层及子导电层，其形成步骤为：采用物理气相沉积工艺或金属有机化合物化学气相沉积工艺先于结构的表面沉积金属扩散阻挡层，例如氮化钽或钽；然后采用物理气相沉积工艺于所述金属扩散层上沉积种子层，例如铜；接着，采用电镀工艺于所述种子层上沉积子导电层，并填满所述位线接触孔124、所述前段互连孔125及所述字线沟槽126，例如铜；最后，采用化学机械研磨工艺平坦化所述导电层。

如图1及图13所示，最后进行步骤S4，于所述至少两个平面型NAND无结闪存串12上形成后段互联层13。

作为示例，形成所述后段互联层13之前，可在所述至少两个平面型NAND无结闪存串12上形成扩散阻挡层14。

作为示例，所述后段互联层13为复合层，包括后段互连触点131、后段互连导体层132及后段介质层133，所述后段互连触点131电连接所述位线120，实现所述NAND无结存储串12、所述后段互连层13及所述外围器件之间的电信号传导。所述后段介质层133电隔离相邻所述后段互连触点131及后段互连导体层132。可选择所述后段介质层133的介电常数介于2.3～2.7之间，此介电常数值范围内的介质属于低K介质，采用低K介质可以有效降低后续形成的集成电路之间的寄生电容，提高电信号的传输速度，缩短电信号传播延时。本实施例选择所述后段介质层133的材料包括碳氧化硅，所述后段互连触点131的材料包括铜，所述后段互连导体层132的材料包括铜。如图13中示出了一层所述后段互联层13，但所述后段互连层13的层数也可以是多层，例如2层、4层或6层，甚至更多，可根据整个器件的复杂度的具体情况进行设置。

实施例2

如图14至图15所示，图15为图14所示结构在平面型NAND无结闪存串22结构层的俯视图，目的是为了清晰表达所述平面型NAND无结闪存串22在水平方面的分布方式，本实施例提供一种三维NAND闪存装置，所述三维NAND闪存装置可采用实施例1所述制备方法制得，也可采用其他方法制备，在此不作限制。所述三维NAND闪存装置至少包括：

沿水平方向延伸的半导体衬底20，所述半导体衬底20上形成有多个外围器件；

底部连接层21，所述底部连接层21形成于所述外围器件上；

至少两个平面型NAND无结闪存串22，所述至少两个平面型NAND无结闪存串22形成于所述底部连接层21上；

后段互连层23，所述后段互连层23形成于所述至少两个平面型NAND无结闪存串22上。

本实施例通过将平面型NAND无结闪存串(即二维电荷陷阱无结场效应晶体管闪存)结构与外围器件(即PUC，Peri Under Cell)结合起来，构建为三维NAND闪存装置。平面型NAND无结闪存串的快速读取特性得到很好的运用，其可与逻辑单元很好相容，从而可以很好应用在嵌入式NAND闪存装置中，也可以制作为标准独立型NAND闪存产品；另一方面，采用PUC技术将用来驱动平面型NAND无结闪存串的周边电路堆叠在存储数据的平面型NAND无结闪存串的下方，打个比方来说，相当于将公寓楼所需要的停车场从公寓楼旁边改建到地下空间，采用此方式可以有效降低二维NAND闪存装置的水平占用面积，提高装置的空间使用效率。

如图14及图15所示，作为示例，所述至少两个平面型NAND无结闪存串22至少包括：

至少两个沿水平方向间隔排列的叠层结构221，各所述叠层结构221沿竖直方向由下向上依次包括无结沟道层2211、隧穿介质层2212、电荷捕获层2213及栅极介质层2214；

至少两条字线222，各所述字线222形成于各所述叠层结构221上并沿所述叠层结构221排列方向延伸；

至少两个位线插塞223，所述位线插塞223形成于各所述叠层结构221的两端并与所述无结沟道层2211连接；

至少两个前段互连触点224，所述前段互连触点224形成于各所述叠层结构221的两侧并与所述底部连接层21连接；

至少两条位线225，所述位线225与所述位线插塞223及所述前段互连触点224电连接；

介质层226，所述介质层226电隔离所述字线222及所述位线225。

作为示例，所述介质层226的介电常数介于2.3～2.7之间，此介电常数值范围内的介质属于低K介质，采用低K介质可以有效降低后续形成的集成电路之间的寄生电容，提高电信号的传输速度，缩短电信号传播延时。本实施例选择所述介质层226的材料包括碳氧化硅。

作为示例，所述字线222由外至内依次包括金属扩散阻挡层、种子层及子导电层，所述位线插塞223由外至内依次包括金属扩散阻挡层、种子层及子导电层，所述前段互连触点224由外至内依次包括金属扩散阻挡层、种子层及子导电层，所述位线225由外至内依次包括金属扩散阻挡层、种子层及子导电层。较佳地，所述金属扩散阻挡层的材料包括钽及氮化钽中的至少一种，所述种子层的材料包括铜，所述子导电层的材料包括铜。

作为示例，所述无结沟道层2211的材料包括多晶硅，所述隧穿介质层2212的材料包括氧化硅，所述电荷捕获层2213的材料包括氮化硅，所述栅极介质层2214的材料包括氧化硅、氧化铝或高K介质。

作为示例，所述底部连接层21与所述至少两个平面型NAND无结闪存串22之间还包括扩散阻挡层24，所述至少两个平面型NAND无结闪存串22与所述后段互连层23之间还包括扩散阻挡层24。

作为示例，所述外围器件包括至少两个外围电路晶体管201及外围逻辑电路(图中未示出)，所述外围逻辑电路形成于所述外围电路晶体管201的周围。所述外围电路晶体管201可以是驱动平面型NAND无结闪存串的驱动晶体管，所述外围电路晶体管201的源区/漏区203通过在所述半导体衬底20中掺杂形成，并在所述半导体衬底20中形成浅沟槽隔离202。所述外围逻辑电路包括但不限于，静态随机存取存储器(SRAM)、锁相环(PLL)、中央处理器(CPU)、现场可编程门阵列(FPGA)。

作为示例，所述底部连接层21包括底部接触栓211、底部连接导体层212及底部介质层213，所述底部介质层213的介电常数介于2.3～2.7之间；所述后段互连层23包括后段互连触点231、后段互连导体层232及后段介质层233，所述后段介质层233的介电常数介于2.3～2.7之间。较佳地，所述底部介质层213的材料包括碳氧化硅，所述底部接触栓211的材料包括钨，所述底部连接导体层212的材料包括铜；所述后段介质层233的材料包括碳氧化硅，所述后段互连触点231的材料包括铜，所述后段互连导体层232的材料包括铜。

综上所述，本发明的三维NAND闪存装置及其制备方法，通过将平面型NAND无结闪存串(即二维电荷陷阱无结场效应晶体管闪存)结构与外围器件(即PUC，Peri Under Cell)结合起来，构建为三维NAND闪存装置。平面型NAND无结闪存串的快速读取特性得到很好的运用，其可与逻辑单元很好相容，既可以制作为标准独立型NAND闪存产品，更能在保证产品性能的条件下按照使用情况制作为嵌入式NAND闪存产品；另一方面，采用PUC技术将用来驱动平面型NAND无结闪存串的周边电路堆叠在存储数据的平面型NAND无结闪存串的下方，打个比方来说，相当于将公寓楼所需要的停车场从公寓楼旁边改建到地下空间，采用此方式可以有效降低二维NAND闪存装置的水平占用面积，提高装置的空间使用效率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。