阅读说明：本技术 半导体器件及包括半导体器件的半导体系统 (Semiconductor device and semiconductor system including the same ) 是由 金光淳 于 2019-09-29 设计创作，主要内容包括：本申请公开了一种半导体器件及包括半导体半导体器件的半导体系统。一种半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件输出芯片选择信号、命令/地址信号和时钟信号。第一半导体器件在测试模式下的写入操作期间输出第一外部数据和选通信号,并且在测试模式下的读取操作期间接收第二外部数据以调整选通信号的输出时刻。第二半导体器件根据芯片选择信号和命令/地址信号而在写入操作期间同步于选通信号来锁存从第一外部数据产生的输入数据。第二半导体器件根据芯片选择信号和命令/地址信号而在读取操作期间从输入数据产生输出数据并将输出数据输出作为第二外部数据。(The application discloses a semiconductor device and a semiconductor system including the same. A semiconductor system includes a first semiconductor device and a second semiconductor device. The first semiconductor device outputs a chip select signal, a command/address signal, and a clock signal. The first semiconductor device outputs first external data and a strobe signal during a write operation in a test mode, and receives second external data to adjust an output timing of the strobe signal during a read operation in the test mode. The second semiconductor device latches input data generated from the first external data in synchronization with the strobe signal during a write operation according to the chip select signal and the command/address signal. The second semiconductor device generates output data from the input data and outputs the output data as second external data during a read operation according to the chip select signal and the command/address signal.)

半导体器件及包括半导体器件的半导体系统

相关申请的交叉引用

本申请要求2019年1月15日提交的申请号为10-2019-0005340的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本公开的实施例总体而言涉及与测试模式有关的半导体器件和包括该半导体器件的半导体系统。

背景技术

通常，诸如双倍数据速率同步动态随机存取存储(DDR SDRAM)器件的半导体存储器件被配置为根据外部芯片组设备提供的命令来执行读取操作或写入操作。为了使半导体存储器件执行读取操作或写入操作，每个半导体存储器件可以被设计为包括各种内部电路，特别是用于有效控制大量数据的管道锁存电路。

此外，半导体存储器件已被设计成对于在读取操作或写入操作中使用的数据，使用选通信号来同步读取操作或写入操作。在这种情况下，为了防止在读取操作或写入操作期间发生错误，半导体存储器件被设计成在读取操作或写入操作之前在用于控制数据和选通信号的产生时刻的测试模式下工作。

发明内容

根据一个实施例，一种半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件可以被配置为输出芯片选择信号、命令/地址信号和时钟信号。第一半导体器件可以被配置为在测试模式下的写入操作期间输出第一外部数据和选通信号，以及在测试模式下的读取操作期间接收第二外部数据以调整选通信号的输出时刻。第二半导体器件可以根据芯片选择信号和命令/地址信号而在写入操作期间同步于选通信号来锁存从第一外部数据产生的输入数据。第二半导体器件可以被配置为根据芯片选择信号和命令/地址信号而在读取操作期间从输入数据产生输出数据并将输出数据输出作为第二外部数据。

根据一个实施例，一种半导体器件可以包括控制信号发生电路和数据输入/输出(I/O)电路。控制信号发生电路可以被配置为产生输入控制信号，所述输入控制信号在测试模式下的写入操作期间被使能，并且产生输出控制信号，所述输出控制信号在所述测试模式下的读取操作期间被使能。数据输入/输出(I/O)电路可以被配置为：同步于选通信号来从输入数据产生写入数据，以将写入数据传输到I/O线。数据I/O电路可以被配置为：当输入控制信号被输入到数据I/O电路时，储存从被传输到I/O线的写入数据产生的读取数据，并且当输出控制信号被输入到数据I/O电路时，可以将被储存的读取数据输出作为输出数据。

附图说明

图1是示出根据本公开的一个实施例的半导体系统的配置的框图。

图2是示出图1的半导体系统中包括的控制电路的操作的表。

图3是示出图1的半导体系统中包括的控制信号发生电路的配置的框图。

图4是示出图3的控制信号发生电路中包括的输入控制信号发生电路的配置的电路图。

图5是示出图3的控制信号发生电路中包括的输出控制信号发生电路的配置的电路图。

图6是示出图1的半导体系统中包括的数据输入/输出(I/O)电路的配置的框图。

图7是示出图6的数据I/O电路中包括的输入缓冲器的配置的电路图。

图8是示出图6的数据I/O电路中包括的读取传输电路的配置的电路图。

图9示出了图6的数据I/O电路中包括的管道电路的配置。

图10是示出根据本公开的一个实施例的半导体系统的操作的时序图。

图11是示出采用图1至图10中所示的半导体系统的电子系统的配置的框图。

具体实施方式

在下文中将参考附图描述本公开的各种实施例。然而，本文中所描述的实施例仅用于说明性的目的，并不旨在限制本公开的范围。

如图1中所示，根据一个实施例的半导体系统1可以包括第一半导体器件10和第二半导体器件20。

第一半导体器件10可以输出芯片选择信号CS、第一命令/地址信号至第六命令/地址信号CA<1:6>和时钟信号CLK。当在测试模式下执行写入操作时，第一半导体器件10可以输出外部数据ED和选通信号DQS。在一个实施例中，测试模式是用于调整选通信号和第一外部数据的输出时刻的操作模式，所述输出时刻确定用于检测第一外部数据的逻辑电平的时间点。在一个实施例中，测试模式是用于在输出数据的逻辑电平组合与输入数据的逻辑电平组合不同时调整选通信号的产生时刻和输入数据的输入时刻的操作模式。在一些实施例中，当半导体系统1处于测试模式时，顺序地执行写入操作和读取操作。当在测试模式下执行写入操作时，第一半导体器件10可以接收外部数据ED。如果在测试模式下的读取操作期间输入到第一半导体器件10的外部数据ED的逻辑电平组合与在测试模式下的写入操作期间从第一半导体器件10输出的外部数据ED的逻辑电平不一致，则第一半导体器件10可以调整外部数据ED和选通信号DQS的产生时刻。例如，如果在测试模式下的读取操作期间输入到第一半导体器件10的外部数据ED的逻辑电平组合与在测试模式下的写入操作期间从第一半导体器件10输出的外部数据ED的逻辑电平不一致，则第一半导体器件10可以将外部数据ED的产生时刻提前或延迟。如果在测试模式下的读取操作期间输入到第一半导体器件10的外部数据ED的逻辑电平组合与在测试模式下的写入操作期间从第一半导体器件10输出的外部数据ED的逻辑电平组合不一致，则第一半导体器件10可以将选通信号DQS的产生时刻提前或延迟。如果测试模式终止，则第一半导体器件10可以输出其产生时刻已被调整的外部数据ED和选通信号DQS。当在正常模式下执行写入操作时，第一半导体器件10可以输出外部数据ED和选通信号DQS。当在正常模式下执行读取操作时，第一半导体器件10可以接收外部数据ED。

第二半导体器件20可以包括：第一焊盘至第五焊盘P1、P2、P3、P4和P5、控制电路100、控制信号发生电路200、数据I/O电路300、I/O线组400和存储电路500。

芯片选择信号CS可以通过第一焊盘P1被输入到控制电路100。第一命令/地址信号至第六命令/地址信号CA<1:6>可以通过第二焊盘P2被输入到控制电路100。时钟信号CLK可以通过第三焊盘P3被输入到控制电路100。在测试模式下的写入操作期间，外部数据ED可以通过第四焊盘P4作为输入数据DIN被输入到数据I/O电路300。当在测试模式下执行读取操作时，数据I/O电路300可以产生输出数据DOUT，并且由数据I/O电路300产生的输出数据DOUT可以通过第四焊盘P4作为外部数据ED被输入到第一半导体器件10。选通信号DQS可以通过第五焊盘P5被输入到数据I/O电路300。尽管在图1中第二焊盘P2被示为单个焊盘，但是第二焊盘P2可以被配置为包括多个焊盘，所述焊盘的数量等于在第一命令/地址信号至第六命令/地址信号CA<1:6>中包括的比特位的数量。

控制电路100可以根据芯片选择信号CS与第一命令/地址信号至第六命令/地址信号CA<1:6>的逻辑电平组合而同步于时钟信号CLK来产生读取信号RD、写入测试信号WTF和读取测试信号RDF。控制电路100可以产生读取使能信号RDEN，如果读取测试信号RDF被产生，则所述读取使能信号RDEN被使能。控制电路100可以同步于时钟信号CLK来将读取信号RD延迟，以产生读取延迟信号RD_RL。控制电路100可以同步于时钟信号CLK来将读取测试信号RDF延迟，以产生读取测试延迟信号RDF_RL。将参考图2描述用于在控制电路100中产生读取信号RD、写入测试信号WTF和读取测试信号RDF的芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>的逻辑电平组合。控制电路100可以产生写入/读取脉冲信号WRP，所述写入/读取脉冲信号WRP包括在测试模式下的写入操作和读取操作期间产生的脉冲。

控制信号发生电路200可以产生第一输入控制信号至第四输入控制信号PIN<1:4>，所述第一输入控制信号至第四输入控制信号PIN<1:4>根据读取信号RD、写入测试信号WTF、读取测试信号RDF和读取使能信号RDEN而被使能，并且控制信号发生电路200可以产生第一输出控制信号至第四输出控制信号POUT<1:4>，如果读取延迟信号RD_RL和读取测试延迟信号RDF_RL被输入到控制信号发生电路200，则所述第一输出控制信号至第四输出控制信号POUT<1:4>被使能。控制信号发生电路200可以产生第一输入控制信号至第四输入控制信号PIN<1:4>，如果读取信号RD与写入测试信号WTF中的任意一个被输入到控制信号发生电路200，则所述第一输入控制信号至第四输入控制信号PIN<1:4>通过写入/读取脉冲信号WRP的脉冲而被顺序地使能。控制信号发生电路200可以产生第一输出控制信号至第四输出控制信号POUT<1:4>，如果读取延迟信号RD_RL与读取测试延迟信号RDF_RL中的任意一个被输入到控制信号发生电路200，则所述第一输出控制信号至第四输出控制信号POUT<1:4>被顺序地使能。

数据I/O电路300可以同步于选通信号DQS来锁存输入数据DIN，以产生写入数据WDIN。如果写入测试信号WTF被输入到数据I/O电路300，则数据I/O电路300可以同步于选通信号DQS来从输入数据DIN产生写入数据WDIN。写入数据WDIN可以通过在I/O线组400中包括的多个I/O线GIO1～GIOn中的任意一个来传输。如果第一输入控制信号至第四输入控制信号PIN<1:4>被输入到数据I/O电路300，则数据I/O电路300可以锁存从通过多个I/O线GIO1～GIOn中的任意一个传输的写入数据WDIN产生的读取数据RDOUT。如果写入测试信号WTF与读取信号RD中的任意一个被输入到数据I/O电路300，则数据I/O电路300可以同步于选通信号DQS来从读取数据RDOUT产生输出数据DOUT。如果第一输出控制信号至第四输出控制信号POUT<1:4>被输入到数据I/O电路300，则数据I/O电路300可以从被锁存的读取数据RDOUT产生输出数据DOUT。

当在正常模式下执行写入操作时，存储电路500可以储存内部数据ID，所述内部数据ID是从通过I/O线GIO1～GIOn传输的写入数据WDIN产生。当在正常模式下执行读取操作时，存储电路500可以通过I/O线GIO1～GIOn输出所储存的内部数据ID。

在下文中将参考图2来描述用于在控制电路100中产生读取信号RD、写入测试信号WTF和读取测试信号RDF的芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>的逻辑电平组合。在图2中，“H”表示逻辑“高”电平，而“L”表示逻辑“低”电平。另外，在图2中，“X”表示“无关状态”。如本文中关于信号使用的高电平和低电平指的是信号的逻辑电平。具有低电平的信号区别于具有高电平的该信号。例如，高电平可以对应于具有第一电压的信号，而低电平可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。在其他实施例中，信号的不同特性(诸如频率或幅值)确定了信号是具有高电平还是低电平。对于某些情况，信号的高电平和低电平代表逻辑二进制状态。

首先，用于产生读取信号RD的芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>的逻辑电平组合可以通过示例来设置，在该示例中同步于时钟信号CLK的上升沿被输入的芯片选择信号CS和第一命令/地址信号至第五命令/地址信号CA<1:5>分别具有逻辑“高”电平、逻辑“低”电平、逻辑“高”电平、逻辑“低”电平、逻辑“低”电平和逻辑“低”电平。在这样的示例中，第六命令/地址信号CA<6>可以具有“无关状态”。

接下来，用于产生写入测试信号WTF的芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>的逻辑电平组合可以通过示例来设置，在该示例中在芯片选择信号CS具有逻辑“高”电平时，同步于时钟信号CLK的上升沿被输入的第一命令/地址信号至第六命令/地址信号CA<1:6>分别具有逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“低”电平和逻辑“高”电平，而在芯片选择信号CS具有逻辑“低”电平时，同步于时钟信号CLK的上升沿被输入的第一命令/地址信号至第六命令/地址信号CA<1:6>则分别具有逻辑“高”电平、逻辑“高”电平、逻辑“高”电平、逻辑“低”电平、逻辑“低”电平和逻辑“低”电平。

接下来，用于产生读取测试信号RDF的芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>的逻辑电平组合可以通过示例来设置，在该示例中在芯片选择信号CS具有逻辑“高”电平时，同步于时钟信号CLK的上升沿被输入的第一命令/地址信号至第六命令/地址信号CA<1:6>分别具有逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“低”电平和逻辑“高”电平，而在芯片选择信号CS具有逻辑“低”电平时，同步于时钟信号CLK的上升沿被输入的第一命令/地址信号至第六命令/地址信号CA<1:6>则分别具有逻辑“高”电平、逻辑“低”电平、逻辑“低”电平、逻辑“低”电平、逻辑“低”电平和逻辑“低”电平。

参考图3，控制信号发生电路200可以包括输入控制信号发生电路210和输出控制信号发生电路220。

输入控制信号发生电路210可以产生第一输入控制信号至第四输入控制信号PIN<1:4>，如果读取信号RD被输入到输入控制信号发生电路210，则所述第一输入控制信号至第四输入控制信号PIN<1:4>根据写入/读取脉冲信号WRP而被使能。如果读取使能信号RDEN被输入到输入控制信号发生电路210，则输入控制信号发生电路210可以禁止读取测试信号RDF被输入到输入控制信号发生电路210。输入控制信号发生电路210可以产生第一输入控制信号至第四输入控制信号PIN<1:4>，如果写入测试信号WTF被输入到输入控制信号发生电路210，则所述第一输入控制信号至第四输入控制信号PIN<1:4>根据写入/读取脉冲信号WRP而被使能。输入控制信号发生电路210可以产生第一输入控制信号至第四输入控制信号PIN<1:4>，如果读取信号RD与写入测试信号WTF中的任意一个被输入到输入控制信号发生电路210，则第一输入控制信号至第四输入控制信号PIN<1:4>被顺序地使能。

输出控制信号发生电路220可以产生第一输出控制信号至第四输出控制信号POUT<1:4>，如果读取延迟信号RD_RL被输入到输出控制信号发生电路220，则所述第一输出控制信号至第四输出控制信号POUT<1:4>被使能。输出控制信号发生电路220可以产生第一输出控制信号至第四输出控制信号POUT<1:4>，如果读取测试延迟信号RDF_RL被输入到输出控制信号发生电路220，则所述第一输出控制信号至第四输出控制信号POUT<1:4>被使能。输出控制信号发生电路220可以产生第一输出控制信号至第四输出控制信号POUT<1:4>，如果读取延迟信号RD_RL与读取测试延迟信号RDF_RL中的任意一个被输入到输出控制信号发生电路220，则所述第一输出控制信号至第四输出控制信号POUT<1:4>被顺序地使能。

参考图4，输入控制信号发生电路210可以包括内部输入控制信号发生电路211和输入控制信号输出电路212。

内部输入控制信号发生电路211可以包括传输控制信号发生电路2111和信号传输电路2112。

传输控制信号发生电路2111可以被配置为执行反相操作、与非运算以及或非运算，并且可以使用例如但不限于反相器IV11、IV12和IV13、与非门NAND11以及或非门NOR11来实现。如果具有逻辑“高”电平的读取使能信号RDEN被输入到传输控制信号发生电路2111，则传输控制信号发生电路2111可以禁止读取测试信号RDF被输入到传输控制信号发生电路2111。如果写入测试信号WTF被使能而具有逻辑“低电平”，则传输控制信号发生电路2111可以产生具有逻辑“低”电平的传输控制信号TCON。如果读取测试信号RDF与读取使能信号RDEN两者都具有逻辑“低”电平并且写入测试信号WTF具有逻辑“高”电平，则传输控制信号发生电路2111可以产生具有逻辑“高”电平的传输控制信号TCON。

如果具有逻辑“低”电平的传输控制信号TCON被输入到信号传输电路2112，则信号传输电路2112可以产生具有逻辑“低”电平的内部输入控制信号ICON。如果具有逻辑“高”电平的读取信号RD被输入到信号传输电路2112，则信号传输电路2112可以产生具有逻辑“低”电平的内部输入控制信号ICON。如果传输控制信号TCON具有逻辑“高”电平并且读取信号RD具有逻辑“低”电平，则信号传输电路2112可以产生具有逻辑“高”电平的内部输入控制信号ICON。

如上所述，如果读取使能信号RDEN被输入到内部输入控制信号发生电路211，则内部输入控制信号发生电路211可以禁止读取测试信号RDF被输入到内部输入控制信号发生电路211，并且产生内部输入控制信号ICON，如果读取信号RD与写入测试信号WTF中的任意一个被输入到内部输入控制信号发生电路211，则所述内部输入控制信号ICON被使能。

输入控制信号输出电路212可以包括传输信号发生电路2121和逻辑电路2122。

传输信号发生电路2121可以使用，例如但不限于，触发器FF11、FF12、FF13和FF14来实现。

触发器FF11可以产生第一传输信号TS<1>，如果复位信号RST被使能，则第一传输信号TS<1>被初始化为具有逻辑“高”电平。如果内部输入控制信号ICON具有逻辑“低”电平，则触发器FF11可以将第四传输信号TS<4>输出作为第一传输信号TS<1>。

触发器FF12可以产生第二传输信号TS<2>，如果复位信号RST被使能，则第二传输信号TS<2>被初始化为具有逻辑“低”电平。如果内部输入控制信号ICON具有逻辑“低”电平，则触发器FF12可以将第一传输信号TS<1>输出作为第二传输信号TS<2>。

触发器FF13可以产生第三传输信号TS<3>，如果复位信号RST被使能，则第三传输信号TS<3>被初始化为具有逻辑“低”电平。如果内部输入控制信号ICON具有逻辑“低”电平，则触发器FF13可以将第二传输信号TS<2>输出作为第三传输信号TS<3>。

触发器FF14可以产生第四传输信号TS<4>，如果复位信号RST被使能，则第四传输信号TS<4>被初始化为具有逻辑“低”电平。如果内部输入控制信号ICON具有逻辑“低”电平，则触发器FF14可以将第三传输信号TS<3>输出作为第四传输信号TS<4>。

复位信号RST可以被使能以执行半导体系统1的初始化操作。

逻辑电路2122可以被配置为执行与非运算以及反相操作，并且可以使用，例如但不限于，与非门NAND13、NAND14、NAND15和NAND16以及反相器IV16、IV17、IV18和IV19来实现。

与非门NAND13和反相器IV16可以串联耦接，并且如果写入/读取脉冲信号WRP具有逻辑“高”电平，则与非门NAND13和反相器IV16可以缓冲第一传输信号TS<1>以产生第一输入控制信号PIN<1>。

与非门NAND14和反相器IV17可以串联耦接，并且如果写入/读取脉冲信号WRP具有逻辑“高”电平，则与非门NAND14和反相器IV17可以缓冲第二传输信号TS<2>以产生第二输入控制信号PIN<2>。

与非门NAND15和反相器IV18可以串联耦接，并且如果写入/读取脉冲信号WRP具有逻辑“高”电平，则与非门NAND15和反相器IV18可以缓冲第三传输信号TS<3>以产生第三输入控制信号PIN<3>。

与非门NAND16和反相器IV19可以串联耦接，并且如果写入/读取脉冲信号WRP具有逻辑“高”电平，则与非门NAND16和反相器IV19可以缓冲第四传输信号TS<4>以产生第四输入控制信号PIN<4>。

参考图5，输出控制信号发生电路220可以包括内部输出控制信号发生电路221和输出控制信号输出电路222。

内部输出控制信号发生电路221可以被配置为执行或非运算以及反相操作，并且可以使用，例如但不限于，串联耦接的或非门NOR21和反相器IV21来实现。如果读取延迟信号RD_RL与读取测试延迟信号RDF_RL中的任意一个具有逻辑“高”电平，则内部输出控制信号发生电路221可以产生具有逻辑“高”电平的内部输出控制信号OCON。

输出控制信号输出电路222可以使用触发器FF21、FF22、FF23和FF24来实现。

触发器FF21可以产生第一输出控制信号POUT<1>，如果复位信号RST被使能，则所述第一输出控制信号POUT<1>被初始化为具有逻辑“高”电平。如果内部输出控制信号OCON具有逻辑“高”电平，则触发器FF21可以将第四输出控制信号POUT<4>输出作为第一输出控制信号POUT<1>。

触发器FF22可以产生第二输出控制信号POUT<2>，如果复位信号RST被使能，则所述第二输出控制信号POUT<2>被初始化为具有逻辑“低”电平。如果内部输出控制信号OCON具有逻辑“高”电平，则触发器FF22可以将第一输出控制信号POUT<1>输出作为第二输出控制信号POUT<2>。

触发器FF23可以产生第三输出控制信号POUT<3>，如果复位信号RST被使能，则所述第三输出控制信号POUT<3>被初始化为具有逻辑“低”电平。如果内部输出控制信号OCON具有逻辑“高”电平，则触发器FF23可以将第二输出控制信号POUT<2>输出作为第三输出控制信号POUT<3>。

触发器FF24可以产生第四输出控制信号POUT<4>，如果复位信号RST被使能，则所述第四输出控制信号POUT<4>被初始化为具有逻辑“低”电平。如果内部输出控制信号OCON具有逻辑“高”电平，则触发器FF24可以将第三输出控制信号POUT<3>输出作为第四输出控制信号POUT<4>。

参考图6，数据I/O电路300可以包括数据输入电路310和数据输出电路320。

数据输入电路310可以包括输入缓冲器311和写入传输电路312。

如果写入测试信号WTF被使能，则输入缓冲器311可以缓冲输入数据DIN以产生写入传输数据WTD。如果写入测试信号WTF被使能，则输入缓冲器311可以产生根据输入数据DIN的逻辑电平而被驱动的写入传输数据WTD。

写入传输电路312可以同步于选通信号DQS来锁存写入传输数据WTD并且从写入传输数据WTD的锁存数据产生写入数据WDIN。在选通信号DQS被转换的时间点，写入传输电路312可以检测写入传输数据WTD的逻辑电平以产生写入数据WDIN。例如，如果在选通信号DQS被转换的时间点，写入传输数据WTD具有逻辑“高”电平，则写入传输电路312可以产生具有逻辑“高”电平的写入数据WDIN。

数据输出电路320可以包括读取传输电路321、管道电路322和输出缓冲器323。

如果读取信号RD被使能，则读取传输电路321可以缓冲读取数据RDOUT以产生读取传输数据RTD。如果写入测试信号WTF被使能，则读取传输电路321可以缓冲读取数据RDOUT以产生读取传输数据RTD。

如果第一输入控制信号至第四输入控制信号PIN<1:4>被使能，则管道电路322可以锁存读取传输数据RTD。如果第一输出控制信号至第四输出控制信号POUT<1:4>被使能，则管道电路322可以从读取传输数据RTD的锁存数据产生锁存数据LD。

输出缓冲器323可以缓冲锁存数据LD以产生输出数据DOUT。输出缓冲器323可以产生根据锁存数据LD的逻辑电平而被驱动的输出数据DOUT。

参考图7，输入缓冲器311可以包括上拉/下拉信号发生电路3111和驱动电路3112。

上拉/下拉信号发生电路3111可以被配置为执行反相操作以及与非运算，并且可以使用，例如但不限于，反相器IV31以及与非门NAND31和NAND32来实现。上拉/下拉信号发生电路3111可以根据写入测试信号WTF的逻辑电平和输入数据DIN的逻辑电平来产生上拉信号PU或下拉信号PD。上拉/下拉信号发生电路3111可以产生上拉信号PU，如果写入测试信号WTF具有逻辑“低”电平并且输入数据DIN具有逻辑“高”电平，则所述上拉信号PU被使能为具有逻辑“低”电平。上拉/下拉信号发生电路3111可以产生下拉信号PD，如果写入测试信号WTF具有逻辑“低”电平并且输入数据DIN具有逻辑“低”电平，则所述下拉信号PD被使能为具有逻辑“高”电平。

驱动电路3112可以使用，例如但不限于，耦接在电源电压VDD端子与节点nd31之间的PMOS晶体管P31以及耦接在节点nd31与接地电压VSS端子之间的NMOS晶体管N31来实现。如果上拉信号PU被使能为具有逻辑“低”，则驱动电路3112可以将节点nd31上拉到电源电压VDD的电平，以产生具有逻辑“高”电平的写入传输数据WTD。如果下拉信号PD被使能为具有逻辑“高”电平，则驱动电路3112可以将节点nd31下拉到接地电压VSS的电平，以产生具有逻辑“低”电平的写入传输数据WTD。

参考图8，读取传输电路321可以包括使能信号发生电路3211和读取传输数据发生电路3212。

使能信号发生电路3211可以被配置为执行反相操作以及或非运算，并且可以使用，例如但不限于，反相器IV41和IV42以及或非门NOR41来实现。使能信号发生电路3211可以产生使能信号EN，如果读取信号RD与写入测试信号WTF中的任意一个被使能，则所述使能信号EN被使能。如果具有逻辑“高”电平的读取信号RD被输入到使能信号发生电路3211，则使能信号发生电路3211可以产生被使能为具有逻辑“高”电平的使能信号EN。如果具有逻辑“低”电平的写入测试信号WTF被输入到使能信号发生电路3211，则使能信号发生电路3211可以产生被使能为具有逻辑“高”电平的使能信号EN。

读取传输数据发生电路3212可以被配置为执行与非运算以及反相操作，并且可以使用，例如但不限于，与非门NAND42以及反相器IV43来实现。如果使能信号EN被使能为具有逻辑“高”电平，则读取传输数据发生电路3212可以缓冲读取数据RDOUT以产生读取传输数据RTD。如果使能信号EN被禁止为具有逻辑“低”电平，则读取传输数据发生电路3212可以禁止读取数据RDOUT的输入以产生具有逻辑“低”电平的读取传输数据RTD。

参考图9，管道电路322可以包括第一管道锁存器3221、第二管道锁存器3222、第三管道锁存器3223和第四管道锁存器3224。

第一管道锁存器3221可以被配置为执行反相操作，并且可以使用，例如但不限于，反相器IV51、IV52、IV53和IV54来实现。如果第一输入控制信号PIN<1>被使能为具有逻辑“高”电平，则第一管道锁存器3221可以接收读取传输数据RTD以产生储存数据SD。如果第一输入控制信号PIN<1>被使能为具有逻辑“高”电平，则第一管道锁存器3221可以反相缓冲读取传输数据RTD以产生储存数据SD。如果第一输出控制信号POUT<1>被使能为具有逻辑“高”电平，则第一管道锁存器3221可以从储存数据SD产生锁存数据LD。如果第一输出控制信号POUT<1>被使能为具有逻辑“高”电平，则第一管道锁存器3221可以反相缓冲储存数据SD以产生锁存数据LD。

第二管道锁存器3222、第三管道锁存器3223和第四管道锁存器3224中的每个可以使用除了其I/O信号之外的与第一管道锁存器3221基本相同的电路来实现。因此，在下文中将省略对第二管道锁存器至第四管道锁存器3222、3223和3224的描述。

下文中将参考图10结合示例来描述根据一个实施例的半导体系统1的操作，在该示例中连续执行在正常模式下的读取操作、在测试模式下的写入操作和在测试模式下的读取操作。

在时间点“T1”，第一半导体器件10可以输出芯片选择信号CS、第一命令/地址信号至第六命令/地址信号CA<1:6>和时钟信号CLK，以执行读取操作。在这种情况下，芯片选择信号CS和第一命令/地址信号至第五命令/地址信号CA<1:5>可以同步于时钟信号CLK的上升沿被输出，以分别具有逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“低(L)”电平。

在时间点“T2”，根据在时间点“T1”被输入到控制电路100的芯片选择信号CS和第一命令/地址信号至第五命令/地址信号CA<1:5>的逻辑电平组合，控制电路100可以同步于时钟信号CLK来产生包括具有逻辑“高”电平的脉冲的读取信号RD。

根据具有逻辑“高”电平的读取信号RD，控制信号发生电路200可以产生被使能为具有逻辑“高”电平的第一输入控制信号PIN<1>。

在读取操作期间，存储电路500可以将储存在其中的内部数据ID通过I/O线GIO1～GIOn中的任意一个输出作为读取数据RDOUT。

根据具有逻辑“高”电平的第一输入控制信号PIN<1>，数据I/O电路300可以锁存通过I/O线GIO1～GIOn中的任意一个传输的读取数据RDOUT。

在时间点“T3”，控制电路100可以同步于时钟信号CLK来将在时间点“T2”处的读取信号RD延迟，以产生包括具有逻辑“高”电平的脉冲的读取延迟信号RD_RL。

根据具有逻辑“高”电平的读取延迟信号RD_RL，控制信号发生电路200可以产生被使能为具有逻辑“高”电平的第一输出控制信号POUT<1>。

根据具有逻辑“高”电平的第一输出控制信号POUT<1>，数据I/O电路300可以从在时间点“T2”处被锁存的读取数据RDOUT产生输出数据DOUT，并且可以通过第四焊盘P4将输出数据DOUT输出作为外部数据ED。

第一半导体器件10可以接收外部数据ED。

在时间点“T4”，第一半导体器件10可以输出芯片选择信号CS、第一命令/地址信号至第六命令/地址信号CA<1:6>和时钟信号CLK，以执行在测试模式下的写入操作。在这种情况下，芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>可以同步于时钟信号CLK的上升沿而被输出，以分别具有逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“高(H)”电平。

在时间点“T5”，第一半导体器件10可以输出芯片选择信号CS、第一命令/地址信号至第六命令/地址信号CA<1:6>和时钟信号CLK，以执行在测试模式下的写入操作。在这种情况下，芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>可以同步于时钟信号CLK的上升沿而被输出，以分别具有逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“高(H)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“低(L)”电平。

第一半导体器件10可以输出外部数据ED和选通信号DQS。可以通过第四焊盘P4输出外部数据ED作为输入数据DIN。

在时间点“T6”，根据在时间点“T4”和“T5”被输入到控制电路100的芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>的逻辑电平组合，控制电路100可以同步于时钟信号CLK来产生包括具有逻辑“低”电平的脉冲的写入测试信号WTF。

根据具有逻辑“低”电平的写入测试信号WTF，控制信号发生电路200可以产生被使能为具有逻辑“高”电平的第二输入控制信号PIN<2>。

数据I/O电路300可以同步于选通信号DQS来锁存输入数据DIN，以产生写入数据WDIN。写入数据WDIN可以通过I/O线组400中包括的I/O线GIO1～GIOn中的任意一个线传输。

根据具有逻辑“高”电平的第二输入控制信号PIN<2>，数据I/O电路300可以锁存从通过I/O线GIO1～GIOn中的任意一个传输的写入数据WDIN产生的读取数据RDOUT。

在时间点“T7”，第一半导体器件10可以输出芯片选择信号CS、第一命令/地址信号至第六命令/地址信号CA<1:6>和时钟信号CLK，以执行在测试模式下的读取操作。在这种情况下，芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>可以同步于时钟信号CLK的上升沿而被输出，以分别具有逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“高(H)”电平。

在时间点“T8”，第一半导体器件10可以输出芯片选择信号CS、第一命令/地址信号至第六命令/地址信号CA<1:6>和时钟信号CLK，以执行在测试模式下的读取操作。在这种情况下，芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>可以同步于时钟信号CLK的上升沿而被输出，以分别具有逻辑“低(L)”电平、逻辑“高(H)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平、逻辑“低(L)”电平和逻辑“低(L)”电平。

在时间点“T9”，根据在时间点“T7”和“T8”输入到控制电路100的芯片选择信号CS和第一命令/地址信号至第六命令/地址信号CA<1:6>的逻辑电平组合，控制电路100可以同步于时钟信号CLK来产生包括具有逻辑“低”电平的脉冲的读取测试信号RDF和具有逻辑“低”电平的读取使能信号RDEN。

在时间点“T10”，控制电路100可以同步于时钟信号CLK来将时间点“T9”处的读取测试信号RDF延迟，以产生包括具有逻辑“高”电平的脉冲的读取测试延迟信号RDF_RL。

根据具有逻辑“高”电平的读取测试延迟信号RDF_RL，控制信号发生电路200可以产生被使能为具有逻辑“高”电平的第二输出控制信号POUT<2>。

根据具有逻辑“高”电平的第二输出控制信号POUT<2>，数据I/O电路300可以从在时间点“T6”处被锁存的读取数据RDOUT产生输出数据DOUT，并且可以通过第四焊盘P4将输出数据DOUT输出作为外部数据ED。

如果输入到第一半导体器件10的外部数据ED的逻辑电平组合与在时间点“T5”从第一半导体器件10输出的外部数据ED的逻辑电平组合不同，则第一半导体器件10可以调整外部数据ED和选通信号DQS的产生时刻。同时，如果输入到第一半导体器件10的外部数据ED的逻辑电平组合与在时间点“T5”从第一半导体器件10输出的外部数据ED的逻辑电平组合相同，则第一半导体器件10可以在不调整外部数据ED和选通信号DQS的产生时刻的情况下终止测试模式。

尽管图10示出了在测试模式下利用第一输入控制信号和第二输入控制信号PIN<1:2>以及第一输出控制信号和第二输出控制信号POUT<1:2>执行的写入操作和读取操作，然而在测试模式下利用第三输入控制信号和第四输入控制信号PIN<3:4>以及第三输出控制信号和第四输出控制信号POUT<3:4>执行的写入操作和读取操作也可以通过与参考图10所述的基本相同的过程来执行。因此，在下文中将省略对于在测试模式下利用第三输入控制信号和第四输入控制信号PIN<3:4>以及第三输出控制信号和第四输出控制信号POUT<3:4>执行的写入操作和读取操作的描述。

如上所述，根据一个实施例的半导体系统可以在不使用存储电路执行写入操作和读取操作的情况下执行调整数据和选通信号的产生时刻的测试模式，从而减少测试模式的运行时间。另外，半导体系统可以在测试模式下的写入操作之后没有任何中间时间的情况下直接执行读取操作，从而减少测试模式的运行时间。

参考图1至图10描述的半导体系统可以应用于包括存储系统、图形系统、计算系统或移动系统等的电子系统。例如，如图11中所示，根据一个实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003和输入/输出(I/O)接口1004。

根据从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据，或者可以读取所储存的数据并将其输出到存储器控制器1002。数据储存电路1001可以包括图1中所示的第二半导体器件20。同时，数据储存电路1001可以包括即使在其电源被中断时也能够保持它们储存的数据的非易失性存储器。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移扭矩随机存取存储器(STTRAM)或磁性随机存取存储器(MRAM)等。

存储器控制器1002可以通过I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码，以控制用于将数据输入到数据储存电路1001和缓冲存储器1003的操作或者用于将储存在数据储存电路1001和缓冲存储器1003中的数据输出的操作。存储器控制器1002可以包括图1所示的第一半导体器件10。尽管图11以单个框示出了存储器控制器1002，然而存储器控制器1002可以包括用于控制由非易失性存储器组成的数据储存电路1001的一个控制器和用于控制由易失性存储器组成的缓冲存储器1003的另一个控制器。

缓冲存储器1003可以暂时储存要由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出或要被输入到数据储存电路1001的数据。缓冲存储器1003可以根据控制信号而储存从存储器控制器1002输出的数据。缓冲存储器1003可以读取所储存的数据并将其输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。

I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004从外部设备(即，主机)接收控制信号和数据，并且可以通过I/O接口1004将从存储器控制器1002输出的数据输出到外部设备(即，主机)。即，电子系统1000可以通过I/O接口1004与主机通信。I/O接口1004可以包括诸如以下各种接口协议中的任意一种：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。

电子系统1000可以用作主机的辅助储存设备或外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)或紧凑型闪存(CF)卡等。