阅读说明：本技术 多通道环栅晶体管 (Multi-channel gate-all-around transistor ) 是由 刘强 俞文杰 任青华 陈治西 刘晨鹤 赵兰天 陈玲丽 王曦 于 2019-01-11 设计创作，主要内容包括：本发明提供一种多通道环栅晶体管,包括：半导体衬底；绝缘层,其具有未贯穿所述绝缘层的凹槽；半导体纳米线结构,悬空并横跨于凹槽上,包括位于凹槽两侧的半导体凸台以及连接于凸台上的多根半导体纳米线；栅介质层及栅电极层,包围于半导体纳米线；源区及漏区,形成于半导体纳米线的端部以及半导体凸台,凸台之间的多根半导体纳米线共同形成多通道的沟道区；以及源电极及漏电极。本发明的多通道环栅晶体管下方的凹槽宽度小于半导体纳米线的宽度,可有效避免底层栅与源漏之间不必要的交叠区,降低沟道中的载流子的散射,降低源漏寄生电容,提高器件高频特性。本发明的环栅晶体管具有多个通道,可大大提高晶体管的驱动功率,提高器件的集成度。(The invention provides a multi-channel gate-all-around transistor, comprising: a semiconductor substrate; an insulating layer having a groove that does not penetrate the insulating layer; the semiconductor nanowire structure is suspended and stretches across the groove and comprises semiconductor bosses positioned on two sides of the groove and a plurality of semiconductor nanowires connected to the bosses; the gate dielectric layer and the gate electrode layer are wrapped around the semiconductor nanowire; the source region and the drain region are formed at the end parts of the semiconductor nanowires and the semiconductor bosses, and a plurality of semiconductor nanowires among the bosses form a multi-channel region together; and a source electrode and a drain electrode. The width of the groove below the multi-channel ring gate transistor is smaller than that of the semiconductor nanowire, so that an unnecessary overlapping region between a bottom gate and a source drain can be effectively avoided, the scattering of current carriers in a channel is reduced, the parasitic capacitance of the source drain is reduced, and the high-frequency characteristic of a device is improved. The gate-all-around transistor provided by the invention has a plurality of channels, so that the driving power of the transistor can be greatly improved, and the integration level of the device is improved.)

多通道环栅晶体管

技术领域

本发明属于半导体集成电路设计及制造领域，特别是涉及一种多通道环栅晶体管及其制备方法。

背景技术

随着微电子器件继续微缩，预计现有的FinFET技术在5纳米、3纳米节点将面临着较大的技术瓶颈，器件性能不再随着器件尺寸的继续减小而获得大幅提升。这就需要我们采用新的器件技术，例如采用新的器件材料(如应变硅、硅锗、锗、三五族半导体等)，以及采用新的器件结构(如纳米线环栅晶体管等)。

纳米线环栅晶体管可以将导电沟道限制在纳米线中心，而不是纳米线与栅氧层界面，这大大减小了载流子受到的散射，预计纳米线环栅晶体管将是未来的重要发展方向，它将进一步延续摩尔定律的发展。

纳米线环栅晶体管具有多种制备方案，其中一种较为简便的制备方法是基于SOI衬底刻蚀出镂空的纳米线结构，并制备相应的环栅晶体管。一种代表性的纳米线环栅晶体管的制备方法如图1～图12所示，其中，图2显示为图1在A-A’处的截面结构示意图，图3显示为图1在B-B’处的截面结构示意图，图4～图12有同样的对应关系。该方法主要包括步骤：

如图1～图3所示，进行步骤1)，提供SOI衬底，该SOI衬底包括硅衬底101、氧化层102以及顶硅层103，通过光刻工艺及刻蚀工艺在顶硅层103及氧化层102中刻蚀出硅纳米线104；

如图4～图6所示，进行步骤2)，湿法腐蚀去除硅纳米线下方的氧化层102形成镂空孔105；

如图7～图9所示，进行步骤3)，对硅纳米线进行减薄处理；

如图10～图12所示，进行步骤4)，依次沉积栅介质层106以及栅电极107，以形成环栅晶体管。

上述方案具有如下缺点：

第一，在上述步骤1)的刻蚀纳米线结构时，需要将纳米线相邻区域的顶层硅以及顶层硅下方的部分氧化硅刻蚀掉。如图2所示，在刻蚀过程中，需要保持氧化层102不被刻蚀穿，且剩余的氧化硅层仍能保持一定厚度，以防止图11所示栅电极与衬底电极之间(如图11中的108所示)具有较大寄生电容或击穿，这给刻蚀工艺的精确度带来了一定要求。

第二，为了制备具有悬空结构的硅纳米线，需要将纳米线下方的氧化层也刻蚀掉，通常需要采用湿法腐蚀，但由于湿法腐蚀是各向同性腐蚀，因而除了硅纳米线下方以外，其余暴露区域的氧化硅也会被腐蚀掉一部分，并形成不必要的内凹性空腔109，如图8所示。

该内凹性空腔会带来以下不利影响：

如图13及图14所示，其中，图13显示为图11中的C-C’处截面的俯视图，图14显示为图13中虚线框处的放大结构示意图，该内凹性空腔最终会被栅介质层106及栅电极107结构填充。为了保证良好的台阶覆盖性，一般采用ALD工艺制备栅介质层106及栅电极107。但即便是ALD工艺，在填充具有内凹性的半封闭结构时，也容易在填充镀膜的过程中出现膜与膜的提前接触互联，并最终在内凹性结构中形成栅金属内的封闭性空腔，而不是完全填充的。

如图8、13及图14所示，图8中对应的内凹性空腔109中也会填充栅介质层106及栅电极107，使得纳米线下方的栅电极比纳米线上方栅电极更长。这会导致：底层栅与源漏之间有一段不必要的交叠区，该区域的硅沟道受到不对称的栅极电势影响，硅沟道中的载流子将受到一定散射；栅电极与源漏电极之间的电阻变大；源漏寄生电容变大，器件高频特性变差；当交叠区的硅沟道重掺杂时，底层栅与交叠区的硅沟道之间容易产生热电子，增加栅极漏电流，进而导致栅氧被击穿。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种多通道环栅晶体管，用于解决现有技术中环栅晶体管具有较大的寄生电容、容易击穿以及驱动功率较低的问题。

为实现上述目的及其他相关目的，本发明提供一种多通道环栅晶体管，包括：半导体衬底；绝缘层，所述绝缘层中具有凹槽，所述凹槽未贯穿所述绝缘层；半导体纳米线结构，悬空并横跨于所述凹槽上，所述纳米线结构包括位于所述凹槽两侧的半导体凸台以及连接于所述半导体凸台上的多根半导体纳米线；栅介质层，包围于所述多根半导体纳米线表面，并显露所述半导体纳米线的两端部；栅电极层，包围于所述栅介质层表面；源区及漏区，形成于所述多根半导体纳米线的两端部以及所述半导体凸台，所述源区及漏区之间的多根半导体纳米线共同形成多通道的沟道区；源电极及漏电极，形成于所述源区及漏区上。

可选地，所述绝缘层的厚度不大于150纳米，所述凹槽的深度不大于50纳米。

可选地，所述凹槽的宽度小于所述半导体纳米线的长度。

可选地，所述多通道环栅晶体管包括结型场效应晶体管，其中，所述源区及漏区为第一导电类型掺杂，所述多通道的沟道区为第二导电类型掺杂，所述第一导电类型与所述第二导电类型相反。

可选地，所述第一导电类型为P型，所述第二导电类型为N型，或者所述第一导电类型为N型，所述第二导电类型为P型。

可选地，所述多通道环栅晶体管包括无结型场效应晶体管，其中，所述源区、漏区及所述多通道的沟道区具有相同的导电类型掺杂。

可选地，所述源区、漏区及所述多通道的沟道区均为N型掺杂或所述源区、漏区及所述多通道的沟道区均为P型掺杂。

可选地，包括多个向上堆叠的半导体纳米线结构，所述纳米线结构包括位于所述凹槽两侧的半导体凸台以及连接于所述半导体凸台上的多根半导体纳米线，且上下相邻的两半导体凸台之间由牺牲层凸台间隔，以使得上下相邻的两半导体纳米线之间具有间隔。

可选地，上下相邻的两半导体纳米线之间的距离大于2倍的所述栅介质层的厚度，以使得相邻的两栅介质层之间具有间隙，所述间隙中填充有所述栅电极层。

可选地，上下相邻的两半导体纳米线之间的距离小于或等于2倍的所述栅介质层的厚度，以使得相邻的两栅介质层相连接，所述栅电极层包围于所述栅介质层的外侧。

可选地，每个所述半导体凸台所连接的所述半导体纳米线不小于3根。

可选地，所述半导体纳米线的材料包括硅、锗、硅锗、氮化镓、氮化铝、砷化镓、碳化硅、氧化锌、氧化镓及磷化铟中的一种。

如上所述，本发明的多通道环栅晶体管，具有以下有益效果：

1)本发明的多通道环栅晶体管下方的凹槽宽度小于半导体纳米线的宽度，可有效避免底层栅与源漏之间不必要的交叠区，降低沟道中的载流子的散射，降低源漏寄生电容，提高器件高频特性。

2)本发明的环栅晶体管具有多个通道，可大大提高晶体管的驱动功率，提高器件的集成度。

3)本发明的多通道环栅晶体管可以形成三维堆叠结构，可进一步提高器件集成度。

4)本发明的环栅晶体管具有较小的亚阈值斜率、较小的关态电流密度、较大的开态电流密度、良好的高频特性、良好的抗辐照性能，尤其适用于低功耗、高频、高可靠性集成电路、传感器、存储器等。由于沟道区域被栅结构完全包围，该晶体管将同时具有良好的抗单粒子效应能力和抗总剂量效应能力，适用于航空航天电子芯片。

附图说明

图1～图14显示为现有技术中的纳米线环栅晶体管的制备方法各步骤所呈现的结构示意图。

图15～图17显示为本发明实施例1中的多通道环栅晶体管的结构示意图。

图18～图22显示为本发明实施例2中的多通道环栅晶体管的结构示意图。

元件标号说明

201 半导体衬底

202 绝缘层

600 沟道区

601 栅介质层

602 栅电极层

603 源区

604 漏区

605 源电极

606 漏电极

607 钝化层

608 牺牲层凸台

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图15～图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例1

如图15～图17所示，其中，图16显示为图15中A-A’处的截面结构示意图，图17显示为图15中B-B’处的截面结构示意图。本实施例提供一种多通道环栅晶体管，包括：半导体衬底201、绝缘层202、半导体纳米线结构、栅介质层601、栅电极层602、源区603及漏区604、源电极605及漏电极606。

所述半导体衬底201可以为硅衬底、碳化硅衬底、氮化镓衬底等。

所述绝缘层202中具有凹槽，所述凹槽未贯穿所述绝缘层202。作为示例，所述绝缘层202的厚度不大于150纳米，所述凹槽的深度不大于50纳米。所述绝缘层202的材料可以为二氧化硅层等。所述凹槽为通过干法刻蚀形成，其具有基本垂直于所述半导体衬底201的四周侧壁。所述凹槽的俯视形状为矩形。对于晶圆级的制备来说，所述凹槽为多个，且多个所述凹槽呈规则的阵列排布于所述绝缘层202中。

所述半导体纳米线结构悬空并横跨于所述凹槽上，所述纳米线结构包括位于所述凹槽两侧的半导体凸台以及连接于所述半导体凸台上的多根半导体纳米线。所述半导体纳米线的材质与所述半导体凸台相同，且所述半导体纳米线与所述半导体凸台同为一体。所述半导体纳米线及所述半导体凸台的材料包括硅、锗、硅锗、氮化镓、氮化铝、砷化镓、碳化硅、氧化锌、氧化镓及磷化铟中的一种。在本实施例中，所述半导体纳米线及所述半导体凸台的材料为硅。

所述凹槽的宽度小于所述半导体纳米线的长度。本发明的多通道环栅晶体管下方的凹槽宽度小于半导体纳米线的宽度，可有效避免底层栅与源漏之间不必要的交叠区，降低沟道中的载流子的散射，降低源漏寄生电容，提高器件高频特性。

在本实施例中，所述半导体凸台所连接的所述半导体纳米线不小于3根。例如，每个所述半导体凸台所连接的所述半导体纳米线的数量为3根。本发明的环栅晶体管具有多个通道，可大大提高晶体管的驱动功率，提高器件的集成度。

所述栅介质层601包围于所述多根半导体纳米线表面，并显露所述半导体纳米线的两端部。所述栅介质层601可以为二氧化硅层，或高K介质层，如HfON、HfO2、ZrO、TiO2等。

所述栅电极层602包围于所述栅介质层601表面；所述栅电极层602可以为多晶硅层，或金属层，如钛、氮化钛、铝、氮化钽或上述材料组成的叠层等。

所述源区603及漏区604分别形成于所述多根半导体纳米线的两端部以及所述半导体凸台，所述源区603及漏区604之间的多根半导体纳米线共同形成多通道的沟道区600。所述源电极605及漏电极606，形成于所述源区603及漏区604上。

作为示例，所述多通道环栅晶体管可以为结型场效应晶体管，其中，所述源区603及漏区604为第一导电类型掺杂，所述多通道的沟道区600为第二导电类型掺杂，所述第一导电类型与所述第二导电类型相反。例如，所述第一导电类型为P型，所述第二导电类型为N型，或者所述第一导电类型为N型，所述第二导电类型为P型。

在其他的实施例中，所述多通道环栅晶体管也可以无结型场效应晶体管，其中，所述源区603、漏区604及所述多通道的沟道区600具有相同的导电类型掺杂。例如，所述源区603、漏区604及所述多通道的沟道区600均为N型掺杂或所述源区603、漏区604及所述多通道的沟道区600均为P型掺杂。

具体地，所述多通道环栅晶体管中，在设置掺杂种类和浓度时，可以将晶体管设置为：

1)源区603及漏区604处的半导体分别与沟道区600的半导体形成阻挡载流子的PN结，即源区603、沟道区600、漏区604的掺杂种类为源区N+/沟道区P-/漏区N+或源区P+/沟道区N-/漏区P+；其中沟道区600的掺杂可以在制备衬底时选定符合掺杂条件的晶圆来完成。

2)所述晶体管也可以是无结型晶体管，即源区603、漏区604的半导体分别与沟道区600的半导体为同型掺杂，没有PN结，掺杂种类为：源区N+/沟道区N-漏区/N+或源区P+/沟道区P-/漏区P+。其中沟道区600的掺杂可以在制备衬底时选定符合掺杂条件的晶圆来完成。

所述源区及漏区上还覆盖有钝化层607，所述钝化层中具有开孔，所述源电极及漏电极制作于所述开孔中，并分别与所述源区及漏区形成欧姆接触。所述钝化层607包括位于所述半导体凸台侧壁的钝化部，有利于栅电极与源漏电极之间的隔离。

本发明的环栅晶体管具有较小的亚阈值斜率、较小的关态电流密度、较大的开态电流密度、良好的高频特性、良好的抗辐照性能，尤其适用于低功耗、高频、高可靠性集成电路、传感器、存储器等。由于沟道区600域被栅结构完全包围，该晶体管将同时具有良好的抗单粒子效应能力和抗总剂量效应能力，适用于航空航天电子芯片。

实施例2

如图19～图22所示，本实施例提供一种三维堆叠的多通道环栅晶体管，其中，图19显示为图18中A-A’处的截面结构示意图，图20显示为图18中B-B’处的截面结构示意图。本实施例的多通道环栅晶体管的基本结构如实施例1，其中，与实施例1的不同之处在于：所述环栅晶体管包括多个向上堆叠的半导体纳米线结构，所述纳米线结构包括位于所述凹槽两侧的半导体凸台以及连接于所述半导体凸台上的多根半导体纳米线，且上下相邻的两半导体凸台之间由牺牲层凸台608间隔，以使得上下相邻的两半导体纳米线之间具有间隔。

作为示例，上下相邻的两半导体纳米线之间的距离大于2倍的所述栅介质层601的厚度，以使得相邻的两栅介质层601之间具有间隙，所述间隙中填充有所述栅电极层602，如图21所示。该结构可有效减小向上堆叠的沟道区600之间的距离，降低晶体管所占体积，进一步提高器件的集成度。

又如，上下相邻的两半导体纳米线之间的距离小于或等于2倍的所述栅介质层601的厚度，以使得相邻的两栅介质层601相连接，所述栅电极层602包围于所述栅介质层601的外侧，如图22所示。该结构可以保证上下相邻的两栅介质层601之间有栅电极层602的填充，可以有效提高晶体管的栅控制能力，并提高器件的开关速度及开关特征。

值得注意的是，由于半导体纳米线为向上堆叠的多层结构，在对源漏进行离子注入时，可选择多种注入能量依次注入，使注入杂质分布峰值正好位于各层半导体纳米线的中间位置。同时，考虑到对第n层纳米线注入过程中也会对位于其上方的其他n-1层纳米线中进行少量注入，可通过合理设置每次的注入剂量，使注入完成后，各层源漏区的掺杂浓度相同，以有效提高晶体管的稳定性。

如上所述，本发明的多通道环栅晶体管，具有以下有益效果：

1)本发明的多通道环栅晶体管下方的凹槽宽度小于半导体纳米线的宽度，可有效避免底层栅与源漏之间不必要的交叠区，降低沟道中的载流子的散射，降低源漏寄生电容，提高器件高频特性。

2)本发明的环栅晶体管具有多个通道，可大大提高晶体管的驱动功率，提高器件的集成度。

3)本发明的多通道环栅晶体管可以形成三维堆叠结构，可进一步提高器件集成度。

4)本发明的环栅晶体管具有较小的亚阈值斜率、较小的关态电流密度、较大的开态电流密度、良好的高频特性、良好的抗辐照性能，尤其适用于低功耗、高频、高可靠性集成电路、传感器、存储器等。由于沟道区域被栅结构完全包围，该晶体管将同时具有良好的抗单粒子效应能力和抗总剂量效应能力，适用于航空航天电子芯片。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。