阅读说明：本技术 高压元件及其制造方法 (High voltage device and method for manufacturing the same ) 是由 黄宗义 于 2019-01-11 设计创作，主要内容包括：本发明提出一种高压元件及其制造方法。高压元件用于切换式电源供应电路的功率级中,用以作为下桥开关。高压元件包含至少一横向扩散金属氧化物半导体元件以及至少一肖特基势垒二极管。其中横向扩散金属氧化物半导体包括阱区、本体区、栅极、源极以及漏极；肖特基势垒二极管包括肖特基金属层以及肖特基半导体层。其中,肖特基金属层与源极电连接,且肖特基半导体层与阱区邻接。(The invention provides a high-voltage element and a manufacturing method thereof. The high-voltage element is used in a power stage of a switching power supply circuit and is used as a lower bridge switch. The high voltage device includes at least one LDMOS device and at least one Schottky barrier diode. The transverse diffusion metal oxide semiconductor comprises a well region, a body region, a grid electrode, a source electrode and a drain electrode; the Schottky barrier diode includes a Schottky metal layer and a Schottky semiconductor layer. The Schottky metal layer is electrically connected with the source electrode, and the Schottky semiconductor layer is adjacent to the well region.)

高压元件及其制造方法

技术领域

本发明涉及一种高压元件及其制造方法，特别是指一种能够提高操作速度并提高安全操作区域的高压元件及其制造方法。

背景技术

图1A显示一种典型的切换式电源供应电路的电路示意图。切换式电源供应电路包含控制电路1与功率级电路2。如图所示，功率级电路2包括用以作为上桥开关的高压元件11与用以作为下桥开关的高压元件12，分别根据上桥信号UG与下桥信号LG而操作，以将输入电压Vin转换为输出电压Vout；并于功率级电路2的电感13上，产生电感电流IL。

图1B显示用以作为下桥开关的高压元件12的剖视示意图。如图所示的高压元件12用以作为下桥开关。所谓的高压元件12，是指于正常操作时，施加于漏极129的电压高于5V。一般而言，高压元件12的漏极129与本体区125间，具有漂移区122a(如图1B中虚线范围所示意)，将漏极129与本体区125分隔，且漂移区在通道方向(如图1B中虚线箭头所示意)的长度根据高压元件12操作时所承受的操作电压而调整。如图1B所示，高压元件12包含：阱区122、漂移氧化区124、本体区125、本体极126、栅极127、源极128、与漏极129。其中，阱区122的导电型为N型，形成于基板121上，栅极127覆盖部分漂移氧化区124。

高压元件12操作时，本体区125与阱区122所形成的寄生二极管(如图中虚线二极管电路符号所示意)，由于流经电感13的电感电流IL的连续性，于下桥开关导通前空滞期间，下桥开关不导通，但其中的寄生二极管LD导通，相位节点PH的相位节点电压LX低于接地电位GND一寄生二极管LD的顺向电压(forward voltage)。因此，受限于寄生二极管LD是由本体区125与阱区122所形成，其反向恢复时间(reverse recovery time，trr)限制了高压元件12的操作速度，也限制了安全操作区域(safe operation area，SOA)，其中安全操作区域的定义，为本领域技术人员所熟知，在此不予赘述。

有鉴于此，本发明提出一种能够提高操作速度并提高安全操作区域，进而提高应用范围的高压元件及其制造方法。

发明内容

就其中一观点言，本发明提供了一种高压元件，用于一切换式电源供应电路的一功率级中，用以作为一下桥开关，包含：至少一横向扩散金属氧化物半导体(LateralDiffused Metal Oxide Semiconductor，LDMOS)元件，其包括：一阱区，具有一第一导电型，形成于一半导体层中；一本体区，具有一第二导电型，形成于该阱区中；一栅极，形成于该阱区上方并连接于该阱区；以及一源极与一漏极，具有该第一导电型，该源极与该漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中；以及至少一肖特基势垒二极管(Schottky barrier diode，SBD)，包含：一肖特基金属层，形成于该半导体层上，该肖特基金属层与该源极电连接；以及一肖特基半导体层，形成于该半导体层中，该肖特基半导体层与该肖特基金属层形成肖特基接触，且该肖特基半导体层与该阱区邻接；其中，该源极与该本体区一边界间的该栅极正下方的部分该本体区定义一反转区，用以作为该横向扩散金属氧化物半导体元件在一导通操作中的一反转电流通道；其中，该本体区与该漏极之间的部分该阱区定义一漂移区，用以作为该横向扩散金属氧化物半导体元件在该导通操作中的一漂移电流通道。

就另一观点言，本发明提供了一种高压元件制造方法，其中该高压元件用于一切换式电源供应电路的一功率级中，用以作为一下桥开关，该高压元件制造方法包含：形成至少一横向扩散金属氧化物半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件，形成该横向扩散金属氧化物半导体的步骤包括：形成一阱区于一半导体层中，该阱区具有一第一导电型；形成一本体区于该阱区中，该本体区具有一第二导电型；形成一栅极于该阱区上方并连接于该阱区；以及形成一源极与一漏极分别位于该栅极的外部不同侧下方的该本体区中与该阱区中，该源极与该漏极具有该第一导电型；以及形成至少一肖特基势垒二极管(Schottky barrier diode，SBD)元件，形成该肖特基势垒二极管的步骤包含：形成一肖特基金属层于该半导体层上，该肖特基金属层与该源极电连接；以及形成一肖特基半导体层于该半导体层中，该肖特基半导体层与该肖特基金属层形成肖特基接触，且该肖特基半导体层与该阱区邻接；其中，该源极与该阱区间的部分该本体区定义一反转区，用以作为该横向扩散金属氧化物半导体元件在一导通操作中的一反转电流通道，该反转区位于部分该栅极正下方；其中，该本体区与该漏极之间的部分该阱区定义一漂移区，用以作为该横向扩散金属氧化物半导体元件在该导通操作中的一漂移电流通道。

在一种较佳的实施型态中，该高压元件由一基本单元经过镜像布局后形成，其中该基本单元包括：至少部分该肖特基势垒二极管；以及至少部分该横向扩散金属氧化物半导体元件，当该横向扩散金属氧化物半导体元件为多个，该多个横向扩散金属氧化物半导体元件于一通道方向上交互镜像排列串接而形成一功率元件串；其中，该肖特基势垒二极管在该通道方向上邻接于该功率元件串。

在一种较佳的实施型态中，该高压元件由一基本单元经过镜像布局后形成，其中该基本单元包括：至少一个该肖特基势垒二极管；以及至少部分该横向扩散金属氧化物半导体元件，当该横向扩散金属氧化物半导体元件为多个，该多个横向扩散金属氧化物半导体元件于一通道方向上交互镜像排列串接；其中，该肖特基势垒二极管的数量不大于该横向扩散金属氧化物半导体元件的数量，且每一个该肖特基势垒二极管位于对应的该横向扩散金属氧化物半导体元件中的该本体区与该漏极之间，且该肖特基半导体层与该漂移区连接。

在一种较佳的实施型态中，该至少一肖特基势垒二极管位于该高压元件中一隔离区中，且该隔离区位于该至少一横向扩散金属氧化物半导体之外。

在一种较佳的实施型态中，该肖特基势垒二极管还包括两个绝缘结构，分别位于该肖特基金属层两侧外部，连接于该肖特基半导体层上，由一肖特基通道隔开。

在一种较佳的实施型态中，该肖特基势垒二极管还包括两个通道侧阱区，具有该第二导电型，分别位于该肖特基金属层两侧下方的该肖特基半导体层中，由该肖特基通道隔开。

在一种较佳的实施型态中，该肖特基势垒二极管还包括两通道侧本体区，具有该第二导电型，分别位于该肖特基金属层两侧下方的该肖特基半导体层中，由该肖特基通道隔开，其中该通道侧本体区与该本体区由相同的工艺步骤所形成。

在前述的实施型态中，该肖特基势垒二极管较佳地还包括两通道侧本体极，具有该第二导电型，分别位于该两通道侧本体区中，由该肖特基通道隔开。

在前述的实施型态中，该肖特基势垒二极管较佳地还包括两多晶硅层，分别位于该两通道侧本体区上，且该多晶硅层与对应的该通道侧本体区间，由对应的该绝缘结构隔开。

在一种较佳的实施型态中，该横向扩散金属氧化物半导体还包括一漂移氧化区，形成于该漂移区上，该漂移氧化区包括一区域氧化(local oxidation of silicon，LOCOS)结构、一浅沟槽绝缘(shallow trench isolation，STI)结构或一化学气相沉积(chemicalvapor deposition，CVD)氧化区。

在一种较佳的实施型态中，该栅极包括：一介电层，形成于该本体区上及该阱区上，并连接于该本体区与该阱区；一导电层，用以作为该栅极的电气接点，形成所有该介电层上并连接于该介电层；以及一间隔层，形成于该导电层的两侧以作为该栅极的两侧的电气绝缘层。

以下通过具体实施例详加说明，应当更容易了解本发明的目的、技术内容、特点及其所实现的功效。

附图说明

图1A显示一种典型的切换式电源供应电路的电路示意图。

图1B显示现有技术用以作为下桥开关的高压元件12的剖视示意图。

图2显示本发明的第一个实施例。

图3显示本发明的第二个实施例。

图4A-4C显示本发明的第三个实施例。

图5A-5B显示本发明的第四个实施例。

图6A-6B显示本发明的第五个实施例。

图7显示本发明的第六个实施例。

图8显示本发明的第七个实施例。

图9显示本发明的第八个实施例。

图10A-10G显示本发明的第九个实施例。

图中符号说明

1 控制电路

2 功率级电路

11，12，22，32，42，52，62 高压元件

13 电感

121，221，321，421，521，621，721，821，921 基板

122，222，322，422，522，622 阱区

122a，222a，322a，422a，522a，622a 漂移区

124，224，324，424，524，624 漂移氧化区

125，225，325，425，525，625 本体区

126，226，326，426，526，626 本体极

127，227，327，427，527，627，935 栅极

128，228，328，428，528，628 源极

129，229，329，429，529，629 漏极

221’，321’，421’，521’，621’，721’，821’，921’ 半导体层

221a，321a，421a，521a，621a 上表面

221b，321b，421b，521b，621b 下表面

223，323，423，523，623 硅化金属层

223a，623a 反转区

231，331，431，531，631，731，831，931 肖特基金属层

232，332，432，532，632，732，832，932 肖特基半导体层

233，333，633，733，833 绝缘结构

234，334，434，534，634，735，836，937 肖特基通道

734 通道侧阱区

834，934 通道侧本体区

835 多晶硅层

2251，2261，2281 光阻层

2271，3271，4271，5271，6271，9351 介电层

2272，3272，4272，5272，6272，9352 导电层

2273，3273，4273，5273，6273，9353 间隔层

2281 轻掺杂区

AA’，BB’，CC’，FF’， 轴线

CELL LDMOS 元件区

DD’，EE’GG’ 切线

GND 接地电位

IL 电感电流

IMP1，IMP2，IMP3，IMP4 离子注入工艺步骤

ISO 隔离区

LD 寄生二极管

LG 下桥信号

LT，LT’，LT1，LT2，LT3，LT4，LT5，LT6，LT7，LT8，LT9LDMOS 元件

LX 相位节点电压

M1，M1’，M2，M2’，M3，M3’，M4，M4’ 基本单元

ML，ML’，ML1，ML2，ML3 金属导线

PDS 功率元件串

PH 相位节点

SD，SD’，SD1，SD2，SD3，SD4，SD5，SD6，SD7 肖特基势垒二极管

UG 上桥信号

Vin 输入电压

Vout 输出电压

具体实施方式

涉及本发明的前述及其他技术内容、特点与功效，在以下配合参考附图的较佳实施例的详细说明中，将可清楚地呈现。本发明中的附图均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。

请参考图2，其显示本发明的第一个实施例。图2显示用于切换式电源供应电路的功率级中，用以作为下桥开关的高压元件22的剖视示意图。如图2所示，高压元件22包含：横向扩散金属氧化物半导体(Lateral Diffused Metal Oxide Semiconductor，LDMOS)元件LT与LT’以及肖特基势垒二极管(Schottky barrier diode，SBD)SD与SD’。LDMOS元件LT包括：阱区222、漂移氧化区224、本体区225、本体极226、栅极227、源极228以及漏极229。

半导体层221’形成于基板221上，半导体层221’于垂直方向(如图2中的实线箭头方向所示意，下同)上，具有相对的上表面221a与下表面221b。基板221例如但不限于为一P型或N型的半导体基板。半导体层221’例如以外延的工艺步骤，形成于基板221上，或是以部分基板221作为半导体层221’。形成半导体层221’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图2，漂移氧化区224形成于该上表面221a上并连接于上表面221a，且位于部分漂移区222a(如图2中LDMOS元件LT中的虚线框所示意)的正上方，并连接于漂移区222a。漂移氧化区224例如但不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。

阱区222具有第一导电型，形成于半导体层221’中，且于垂直方向上，阱区222位于上表面221a下并连接于上表面221a。阱区222例如由至少一离子注入工艺步骤所形成。本体区225具有第二导电型，形成于阱区222中，且于垂直方向上，本体区225位于上表面221a下并连接于上表面221a。本体极226具有第二导电型，用以作为本体区225的电气接点，于垂直方向上，本体极226形成于上表面221a下并连接于上表面221a的本体区225中。栅极227形成于半导体层221’的上表面221a上，且于垂直方向上，部分本体区225位于栅极227正下方并连接于栅极227，以提供高压元件22在导通操作中的反转区223a，反转区223a位于部分栅极227正下方并连接栅极227。

请继续参阅图2，源极228与漏极229具有第一导电型，于垂直方向上，源极228与漏极229形成于上表面221a下并连接于上表面221a，且源极228与漏极229分别位于栅极227在通道方向(如图中虚线箭头所示意，下同)的外部下方的本体区225中与远离本体区225侧的阱区222中，且于通道方向上，漂移区222a位于漏极229与本体区225之间，靠近上表面221a的阱区222中，用以作为LDMOS元件LT在导通操作中的漂移电流通道。

需说明的是，所谓反转区223a是指LDMOS元件LT在导通操作中因施加于栅极227的电压，而使栅极227的下方形成反转层(inversionlayer)以使导通电流通过的区域，介于源极228与漂移区222a之间，此为本领域技术人员所熟知，在此不予赘述，本发明其他实施例以此类推。

需说明的是，第一导电型与第二档电型可以为P型或N型，当第一导电型为P型时，第二导电型为N型；第一导电型为N型时，第二导电型为P型。

需说明的是，所谓漂移电流通道是指高压元件200在导通操作中使导通电流以漂移的方式通过的区域，此为本领域技术人员所熟知，在此不予赘述。

需说明的是，上表面221a并非指一完全平坦的平面，而是指半导体层221’的一个表面。在本实施例中，例如漂移氧化区224与半导体层221’接触的部分上表面221a，就具有下陷的部分。

需说明的是，在一种较佳的实施例中，栅极227包括与上表面连接的介电层2271、具有导电性的导电层2272、以及具有电绝缘特性的间隔层2273。其中，介电层2271形成于本体区225上及阱区222上，并连接于本体区225与阱区222。导电层2272用以作为栅极227的电气接点，形成所有介电层2271上并连接于介电层2271。间隔层2273形成于导电层2272的两侧以作为栅极227的两侧的电气绝缘层。

此外，需说明的是，所谓的高压元件，是指于正常操作时，施加于漏极的电压高于一特定的电压，例如5V，且本体区225与漏极229间的通道方向距离(漂移区222a长度)根据正常操作时所承受的操作电压而调整，因而可操作于前述较高的特定电压。此都为本领域技术人员所熟知，在此不予赘述。

请继续参阅图2，肖特基势垒二极管SD包括肖特基金属层231以及肖特基半导体层232。肖特基金属层231形成于半导体层221’上，且于垂直方向上，肖特基金属层231位于上表面221a上并连接于上表面221a；肖特基金属层231与源极228经由金属导线ML电连接。肖特基半导体层232，形成于半导体层221’中，肖特基半导体层232与肖特基金属层231形成肖特基接触，且肖特基半导体层232与阱区222邻接，且于垂直方向上，肖特基半导体层232位于上表面221a下并连接于上表面221a。在本实施例中，如图所示，肖特基半导体层232与阱区222由同一个工艺步骤所形成，且彼此在通道方向及垂直方向上邻接。

肖特基势垒二极管SD例如还包含两个绝缘结构233，分别位于肖特基金属层231两侧外部，连接于肖特基半导体层232上，由肖特基通道234隔开。其中，肖特基通道234是指当肖特基势垒二极管SD导通时，提供反向电流流经肖特基势垒二极管SD的路径。绝缘结构233例如但不限于如图所示的浅沟槽绝缘(shallow trench isolation，STI)结构，也可为区域氧化(local oxidation of silicon，LOCOS)结构。绝缘结构233可以利用与漂移氧化区224相同的工艺步骤形成而同时完成。

请继续参阅图2，高压元件22由基本单元M1以AA’轴线为中心，经过镜像(mirror)布局(layout)后形成，其中基本单元M1包括：至少部分肖特基势垒二极管SD；以及至少部分横向扩散金属氧化物半导体元件LT。其中，在本实施例中，如图所示，肖特基势垒二极管SD在横向上分为左半部与右半部，利用肖特基势垒二极管SD的右半部作为基本单元M1中的一部分，经过镜像布局后会形成肖特基势垒二极管SD的左半部。在本实施例中，如图所示，基本单元M1包括完整的漂移氧化区224、栅极227、源极228以及漏极229，与部分的阱区222、本体区225以及本体极226；其中，利用本体区225左半部与本体极226左半部作为基本单元M1中的一部分，经过镜像布局后会形成本体区225右半部与本体极226右半部。基本单元M1经过镜像布局后形成基本单元M1’，并可继续重复镜像布局而形成高压元件22。基本单元M1’包括：至少部分肖特基势垒二极管SD’；以及至少部分横向扩散金属氧化物半导体元件LT’。需说明的是，基本单元M1’为基本单元M1以AA’为轴线的右边的镜像布局所形成的LDMOS元件LT’；当然，根据本发明，基本单元M1也可以向左镜像布局，形成其他的LDMOS元件。

需说明的是，在本实施例中，在所有的LDMOS元件，例如LDMOS元件LT与LT’中，所有的阱区222彼此电连接，所有的本体区225彼此电连接，所有的本体极226彼此电连接，所有的栅极227彼此电连接，所有的源极228彼此电连接，所有的漏极229彼此电连接。在所有的肖特基势垒二极管，例如肖特基势垒二极管SD与SD’中，所有的肖特基金属层231彼此电连接，所有的肖特基半导体层232彼此电连接。在一种较佳的实施例中，LDMOS元件LT中，源极228与本体极226以如图所示的硅化金属层223电连接。

值得注意的是，本发明优于现有技术的其中一个技术特征，在于：根据本发明，以图2所示的实施例为例，高压元件22除了LDMOS元件LT与LT’外，还包括肖特基势垒二极管SD与SD’。由于肖特基势垒二极管SD与SD’的反向恢复时间比寄生二极管LD短，因此根据本发明可以明显地提高高压元件22的操作速度；此外，由于在下桥开关导通前空滞期间，电流可以流经肖特基势垒二极管SD与SD’，而大幅减低流经寄生二极管LD的电流，可以避免高压元件22因反向电流主要流经寄生二极管LD而损坏，提高了安全操作区域，进而提高应用范围。

请参考图3，其显示本发明的第二个实施例。图3显示用于切换式电源供应电路的功率级中，用以作为下桥开关的高压元件32的剖视示意图。如图3所示，高压元件32由基本单元M2以BB’轴线为中心，经过镜像(mirror)布局(layout)后形成，其中基本单元M2包括：至少部分肖特基势垒二极管SD1；以及LDMOS元件LT1与LT2及部分LDMOS元件LT3。

其中，在本实施例中，如图所示，肖特基势垒二极管SD1在横向上分为左半部与右半部，利用肖特基势垒二极管SD1右半部作为基本单元M2中的一部分，经过镜像布局后会形成肖特基势垒二极管SD1左半部。在本实施例中，如图所示，LDMOS元件LT1包括阱区322、漂移氧化区324、本体区325、本体极326、栅极327、源极328以及漏极329。其中，LDMOS元件LT1与LT2彼此镜像排列，且共享本体区325与本体极326。其中，LDMOS元件LT2与LT3彼此镜像排列，且共享漏极329。基本单元M2经过镜像布局后形成基本单元M2’，并可继续重复镜像布局而形成高压元件32。在本实施例中，基本单元M2包括多个LDMOS元件LT1与LT2及部分LDMOS元件LT3，多个LDMOS元件LT1与LT2及部分LDMOS元件LT3于通道方向上交互镜像排列串接而形成功率元件串，肖特基势垒二极管SD1在通道方向上邻接于该功率元件串。

半导体层321’形成于基板321上，半导体层321’于垂直方向(如图3中的实线箭头方向所示意，下同)上，具有相对的上表面321a与下表面321b。基板321例如但不限于为P型或N型的半导体基板。半导体层321’例如以外延的工艺步骤，形成于基板321上，或是以部分基板321作为半导体层321’。形成半导体层321’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图3，漂移氧化区324形成于该上表面321a上并连接于上表面321a，且位于部分漂移区322a(如图3中LDMOS元件LT1中的虚线框所示意)的正上方，并连接于漂移区322a。漂移氧化区324例如但不限于如图所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。

阱区322具有第一导电型，形成于半导体层321’中，且于垂直方向上，阱区322位于上表面321a下并连接于上表面321a。阱区322例如由至少一离子注入工艺步骤所形成。本体区325具有第二导电型，形成于阱区322中，且于垂直方向上，本体区325位于上表面321a下并连接于上表面321a。本体极326具有第二导电型，用以作为本体区325的电气接点，于垂直方向上，本体极326形成于上表面321a下并连接于上表面321a的本体区325中。栅极327形成于半导体层321’的上表面321a上，且于垂直方向上，部分本体区325位于栅极327正下方并连接于栅极327，以提供高压元件32在导通操作中的反转区，反转区位于部分栅极327正下方并连接栅极327。

请继续参阅图3，源极328与漏极329具有第一导电型，于垂直方向上，源极328与漏极329形成于上表面321a下并连接于上表面321a，且源极328与漏极329分别位于栅极327在通道方向(如图中虚线箭头所示意，下同)的外部下方的本体区325中与远离本体区325侧的阱区322中，且于通道方向上，漂移区322a位于漏极329与本体区325之间，靠近上表面321a的阱区322中，用以作为LDMOS元件LT1在导通操作中的漂移电流通道。

需说明的是，在一种较佳的实施例中，栅极327包括与上表面连接的介电层3271、具有导电性的导电层3272、以及具有电绝缘特性的间隔层3273。其中，介电层3271形成于本体区325上及阱区322上，并连接于本体区325与阱区322。导电层3272用以作为栅极327的电气接点，形成所有介电层3271上并连接于介电层3271。间隔层3273形成于导电层3272的两侧以作为栅极327的两侧的电气绝缘层。

请继续参阅图3，肖特基势垒二极管SD1包括肖特基金属层331、肖特基半导体层332以及两个绝缘结构333。肖特基金属层331形成于半导体层321’上，且于垂直方向上，肖特基金属层331位于上表面321a上并连接于上表面321a；肖特基金属层331与源极328经由金属导线ML1电连接。肖特基半导体层332，形成于半导体层321’中，肖特基半导体层332与肖特基金属层331形成肖特基接触，且肖特基半导体层332与阱区322邻接，且于垂直方向上，肖特基半导体层332位于上表面321a下并连接于上表面321a。在本实施例中，如图所示，肖特基半导体层332与阱区322由同一个工艺步骤所形成，且彼此在通道方向及垂直方向上邻接。

两个绝缘结构333，分别位于肖特基金属层331两侧外部，连接于肖特基半导体层332上，由肖特基通道334隔开。其中，肖特基通道334是指当肖特基势垒二极管SD1导通时，提供反向电流流经肖特基势垒二极管SD1的路径。绝缘结构333例如但不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。绝缘结构333可以利用与漂移氧化区324相同的工艺步骤形成而同时完成。

需说明的是，在本实施例中，在所有的LDMOS元件，例如LDMOS元件LT1、LT2与LT3中，所有的阱区322彼此电连接，所有的本体区325彼此电连接，所有的本体极326彼此电连接，所有的栅极327彼此电连接，所有的源极328彼此电连接，所有的漏极329彼此电连接。在一种较佳的实施例中，LDMOS元件LT1中，源极328与本体极326以如图所示的硅化金属层323电连接。

请参考图4A-4C，其显示本发明的第三个实施例。图4A显示用于切换式电源供应电路的功率级中，用以作为下桥开关的高压元件42的上视示意图。图4B与4C分别显示图4A中，DD’切线与EE’切线的高压元件42的剖视示意图。如图4A-4C所示，高压元件42由基本单元M3以CC’轴线为中心，经过镜像(mirror)布局(layout)后形成，其中基本单元M3包括：肖特基势垒二极管SD2以及部分LDMOS元件LT4。

其中，在本实施例中，如图4A-4C所示，LDMOS元件LT4包括阱区422、漂移氧化区424、本体区425、本体极426、栅极427、源极428以及漏极429。其中，LDMOS元件LT4与LT5彼此镜像排列，且共享本体区425与本体极426。基本单元M3经过镜像布局后形成基本单元M3’，并可继续重复镜像布局而形成高压元件42。在本实施例中，基本单元M3包括部分LDMOS元件LT4以及肖特基势垒二极管SD2，其中，肖特基势垒二极管SD2位于对应的LDMOS元件LT4中的该本体区425与漏极429之间，且肖特基半导体层432与漂移区422a连接。

半导体层421’形成于基板421上，半导体层421’于垂直方向(如图4B与4C中的实线箭头方向所示意，下同)上，具有相对的上表面421a与下表面421b。基板421例如但不限于为P型或N型的半导体基板。半导体层421’例如以外延的工艺步骤，形成于基板421上，或是以部分基板421作为半导体层421’。形成半导体层421’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图4A-4C，漂移氧化区424形成于该上表面421a上并连接于上表面421a，且位于部分漂移区422a(如图4B与4C中LDMOS元件LT4中的粗虚线框所示意)的正上方，并连接于漂移区422a。漂移氧化区424例如但不限于如图所示的区域氧化(localoxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。

阱区422具有第一导电型，形成于半导体层421’中，且于垂直方向上，阱区422位于上表面421a下并连接于上表面421a。阱区422例如由至少一离子注入工艺步骤所形成。本体区425具有第二导电型，形成于阱区422中，且于垂直方向上，本体区425位于上表面421a下并连接于上表面421a。本体极426具有第二导电型，用以作为本体区425的电气接点，于垂直方向上，本体极426形成于上表面421a下并连接于上表面421a的本体区425中。栅极427形成于半导体层421’的上表面421a上，且于垂直方向上，部分本体区425位于栅极427正下方并连接于栅极427，以提供高压元件42在导通操作中的反转区，反转区位于部分栅极427正下方并连接栅极427。

请继续参阅图4A-4C，源极428与漏极429具有第一导电型，于垂直方向上，源极428与漏极429形成于上表面421a下并连接于上表面421a，且源极428与漏极429分别位于栅极427在通道方向(如图中虚线箭头所示意，下同)的外部下方的本体区425中与远离本体区425侧的阱区422中，且于通道方向上，漂移区422a位于漏极429与本体区425之间，靠近上表面421a的阱区422中，用以作为LDMOS元件LT4在导通操作中的漂移电流通道。

需说明的是，在一种较佳的实施例中，如图4B所示，栅极427包括与上表面连接的介电层4271、具有导电性的导电层4272、以及具有电绝缘特性的间隔层4273。其中，介电层4271形成于本体区425上及阱区422上，并连接于本体区425与阱区422。导电层4272用以作为栅极427的电气接点，形成所有介电层4271上并连接于介电层4271。间隔层4273形成于导电层4272的两侧以作为栅极427的两侧的电气绝缘层。

请继续参阅图4A-4C，肖特基势垒二极管SD2包括肖特基金属层431以及肖特基半导体层432。肖特基金属层431形成于半导体层421’上，且于垂直方向上，肖特基金属层431位于上表面421a上并连接于上表面421a；肖特基金属层431与源极428经由金属导线ML2电连接。肖特基半导体层432，如图4C中细框线所示意，形成于半导体层421’中，肖特基半导体层432与肖特基金属层431形成肖特基接触，且肖特基半导体层432与阱区422中的漂移区422a连接，且于垂直方向上，肖特基半导体层432位于上表面421a下并连接于上表面421a。在本实施例中，如图所示，肖特基半导体层432与阱区422由同一个工艺步骤所形成，且彼此在通道方向及垂直方向上邻接。

本实施例与第一个实施例不同之处，在于，在本实施例中，如图4A与4C所示，肖特基势垒二极管SD2于漂移区422a正上方，由栅极427向下开一个洞，直通漂移区422a，并将肖特基势垒二极管SD2安排于其中。因此，LDMOS元件LT4对应肖特基势垒二极管SD2。

需说明的是，在本实施例中，在所有的LDMOS元件，例如LDMOS元件LT4与LT5中，所有的阱区422彼此电连接，所有的本体区425彼此电连接，所有的本体极426彼此电连接，所有的栅极427彼此电连接，所有的源极428彼此电连接，所有的漏极429彼此电连接。在一种较佳的实施例中，LDMOS元件LT4中，源极428与本体极426以如图所示的硅化金属层423电连接。

请参考图5A-5B，其显示本发明的第四个实施例。图5A显示用于切换式电源供应电路的功率级中，用以作为下桥开关的高压元件52的上视示意图。图5B显示图5A中，GG’切线的高压元件52的剖视示意图。如图5A-5B所示，高压元件52由基本单元M4以FF’轴线为中心，经过镜像(mirror)布局(layout)后形成，其中基本单元M4包括：肖特基势垒二极管SD3以及部分LDMOS元件LT6、LDMOS元件LT7及部分LDMOS元件LT8。

其中，在本实施例中，如图5A-5B所示，LDMOS元件LT7包括阱区522、漂移氧化区524、本体区525、本体极526、栅极527、源极528以及漏极529。其中，LDMOS元件LT7与LT8彼此镜像排列，且共享本体区525与本体极526；LDMOS元件LT6与LT7在通道方向上邻接，且共享漏极529，其中，肖特基势垒二极管SD3位于对应的LDMOS元件LT6中的本体区525与漏极529之间。在本实施例中，基本单元M4包括LDMOS元件LT7、部分LDMOS元件LT6及部分LDMOS元件LT8，除了肖特基势垒二极管SD3外，于通道方向上交互镜像排列串接而形成功率元件串，肖特基势垒二极管SD3位于对应的LDMOS元件LT6中的本体区525与漏极529之间，也就是位于该功率元件串中。基本单元M4经过镜像布局后形成基本单元M4’，并可继续重复镜像布局而形成高压元件52。在本实施例中，肖特基势垒二极管SD3位于对应的LDMOS元件LT6中的本体区525与漏极529之间，且肖特基半导体层532与漂移区522a连接。

半导体层521’形成于基板521上，半导体层521’于垂直方向(如图4B与4C中的实线箭头方向所示意，下同)上，具有相对的上表面521a与下表面521b。基板521例如但不限于为P型或N型的半导体基板。半导体层521’例如以外延的工艺步骤，形成于基板521上，或是以部分基板521作为半导体层521’。形成半导体层521’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图5A-5B，漂移氧化区524形成于该上表面521a上并连接于上表面521a，且位于部分漂移区522a(如图5B中LDMOS元件LT7中的粗虚线框所示意)的正上方，并连接于漂移区522a。漂移氧化区524例如但不限于如图所示的区域氧化(local oxidationof silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。

阱区522具有第一导电型，形成于半导体层521’中，且于垂直方向上，阱区522位于上表面521a下并连接于上表面521a。阱区522例如由至少一离子注入工艺步骤所形成。本体区525具有第二导电型，形成于阱区522中，且于垂直方向上，本体区525位于上表面521a下并连接于上表面521a。本体极526具有第二导电型，用以作为本体区525的电气接点，于垂直方向上，本体极526形成于上表面521a下并连接于上表面521a的本体区525中。栅极527形成于半导体层521’的上表面521a上，且于垂直方向上，部分本体区525位于栅极527正下方并连接于栅极527，以提供高压元件52在导通操作中的反转区，反转区位于部分栅极527正下方并连接栅极527。

请继续参阅图5A-5B，源极528与漏极529具有第一导电型，于垂直方向上，源极528与漏极529形成于上表面521a下并连接于上表面521a，且源极528与漏极529分别位于栅极527在通道方向(如图中虚线箭头所示意，下同)的外部下方的本体区525中与远离本体区525侧的阱区522中，且于通道方向上，漂移区522a位于漏极529与本体区525之间，靠近上表面521a的阱区522中，用以作为LDMOS元件LT7在导通操作中的漂移电流通道。

需说明的是，在一种较佳的实施例中，如图5B所示，栅极527包括与上表面连接的介电层5271、具有导电性的导电层5272、以及具有电绝缘特性的间隔层5273。其中，介电层5271形成于本体区525上及阱区522上，并连接于本体区525与阱区522。导电层5272用以作为栅极527的电气接点，形成所有介电层5271上并连接于介电层5271。间隔层5273形成于导电层5272的两侧以作为栅极527的两侧的电气绝缘层。

请继续参阅图5A-5B，肖特基势垒二极管SD3包括肖特基金属层531以及肖特基半导体层532。肖特基金属层531形成于半导体层521’上，且于垂直方向上，肖特基金属层531位于上表面521a上并连接于上表面521a；肖特基金属层531与源极528经由金属导线电连接。肖特基半导体层532，如图5B中细框线所示意，形成于半导体层521’中，肖特基半导体层532与肖特基金属层531形成肖特基接触，且肖特基半导体层532与阱区522中的漂移区522a连接，且于垂直方向上，肖特基半导体层532位于上表面521a下并连接于上表面521a。在本实施例中，如图所示，肖特基半导体层532与阱区522由同一个工艺步骤所形成，且彼此在通道方向及垂直方向上邻接。

本实施例与第三个实施例不同之处，在于，在本实施例中，如图5A与5B所示，肖特基势垒二极管SD3位于LDMOS元件LT6中，LDMOS元件LT6与多个LDMOS元件串接形成基本单元M4。

需说明的是，在本实施例中，在所有的LDMOS元件，例如LDMOS元件LT6、LT7与LT8中，所有的阱区522彼此电连接，所有的本体区525彼此电连接，所有的本体极526彼此电连接，所有的栅极527彼此电连接，所有的源极528彼此电连接，所有的漏极529彼此电连接。在一种较佳的实施例中，LDMOS元件LT7中，源极528与本体极526以如图所示的硅化金属层523电连接。

请参考图6A-6B，其显示本发明的第五个实施例。图6A显示用于切换式电源供应电路的功率级中，用以作为下桥开关的高压元件62的上视示意图。图6B显示图6A中，肖特基势垒二极管SD4及其连接的LDMOS元件LT9的剖视示意图。

如图6A所示，高压元件62包含LDMOS元件区CELL与隔离区ISO。其中，LDMOS元件区CELL包括多个功率元件串PDS，每一元件串PDS具有多个LDMOS元件LT9，以交互镜像排列串接而形成功率元件串PDS。隔离区ISO位于LDMOS元件区CELL之外，其包括至少一肖特基势垒二极管SD4，其中肖特基势垒二极管SD4与LDMOS元件LT9连接。其中，隔离区ISO用以隔离高压元件62与相同基板上的其他元件。

如图6B所示，高压元件62包含：横向扩散金属氧化物半导体(Lateral DiffusedMetal Oxide Semiconductor，LDMOS)元件LT与LT’以及肖特基势垒二极管(Schottkybarrier diode，SBD)SD与SD’。LDMOS元件LT9包括：阱区622、漂移氧化区624、本体区625、本体极626、栅极627、源极628以及漏极629。

半导体层621’形成于基板621上，半导体层621’于垂直方向(如图6B中的实线箭头方向所示意，下同)上，具有相对的上表面621a与下表面621b。基板621例如但不限于为一P型或N型的半导体基板。半导体层621’例如以外延的工艺步骤，形成于基板621上，或是以部分基板621作为半导体层621’。形成半导体层621’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图6B，漂移氧化区624形成于该上表面621a上并连接于上表面621a，且位于部分漂移区622a(如图6B中LDMOS元件LT9中的虚线框所示意)的正上方，并连接于漂移区622a。漂移氧化区624例如但不限于如图所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。

阱区622具有第一导电型，形成于半导体层621’中，且于垂直方向上，阱区622位于上表面621a下并连接于上表面621a。阱区622例如由至少一离子注入工艺步骤所形成。本体区625具有第二导电型，形成于阱区622中，且于垂直方向上，本体区625位于上表面621a下并连接于上表面621a。本体极626具有第二导电型，用以作为本体区625的电气接点，于垂直方向上，本体极626形成于上表面621a下并连接于上表面621a的本体区625中。栅极627形成于半导体层621’的上表面621a上，且于垂直方向上，部分本体区625位于栅极627正下方并连接于栅极627，以提供高压元件62在导通操作中的反转区623a，反转区623a位于部分栅极627正下方并连接栅极627。

请继续参阅图6B，源极628与漏极629具有第一导电型，于垂直方向上，源极628与漏极629形成于上表面621a下并连接于上表面621a，且源极628与漏极629分别位于栅极627在通道方向(如图中虚线箭头所示意，下同)的外部下方的本体区625中与远离本体区625侧的阱区622中，且于通道方向上，漂移区622a位于漏极629与本体区625之间，靠近上表面621a的阱区622中，用以作为LDMOS元件LT在导通操作中的漂移电流通道。

在一种较佳的实施例中，栅极627包括与上表面连接的介电层6271、具有导电性的导电层6272、以及具有电绝缘特性的间隔层6273。其中，介电层6271形成于本体区625上及阱区622上，并连接于本体区625与阱区622。导电层6272用以作为栅极627的电气接点，形成所有介电层6271上并连接于介电层6271。间隔层6273形成于导电层6272的两侧以作为栅极627的两侧的电气绝缘层。

请继续参阅图6B，肖特基势垒二极管SD4包括肖特基金属层631以及肖特基半导体层632。肖特基金属层631形成于半导体层621’上，且于垂直方向上，肖特基金属层631位于上表面621a上并连接于上表面621a；肖特基金属层631与源极628经由金属导线ML3电连接。肖特基半导体层632，形成于半导体层621’中，肖特基半导体层632与肖特基金属层631形成肖特基接触，且肖特基半导体层632与阱区622邻接，且于垂直方向上，肖特基半导体层632位于上表面621a下并连接于上表面621a。在本实施例中，如图所示，肖特基半导体层632与阱区622由同一个工艺步骤所形成，且彼此在通道方向及垂直方向上邻接。

肖特基势垒二极管SD例如还包含两个绝缘结构633，分别位于肖特基金属层631两侧外部，连接于肖特基半导体层632上，由肖特基通道634隔开。其中，肖特基通道634是指当肖特基势垒二极管SD导通时，提供反向电流流经肖特基势垒二极管SD4的路径。绝缘结构633例如但不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。绝缘结构633可以利用与漂移氧化区624相同的工艺步骤形成而同时完成。

需说明的是，在本实施例中，在所有的LDMOS元件LT9中，所有的阱区622彼此电连接，所有的本体区625彼此电连接，所有的本体极626彼此电连接，所有的栅极627彼此电连接，所有的源极628彼此电连接，所有的漏极629彼此电连接。在一种较佳的实施例中，LDMOS元件LT9中，源极628与本体极626以如图所示的硅化金属层623电连接。

请参考图7，其显示本发明的第六个实施例。图7显示一种肖特基势垒二极管SD5的剖视示意图。如图7所示，肖特基势垒二极管SD5包含：肖特基金属层731、肖特基半导体层732、两个绝缘结构733以及两个通道侧阱区734。其中，肖特基金属层731形成于半导体层721’上。肖特基半导体层732，形成于半导体层721’中，肖特基半导体层732与肖特基金属层731形成肖特基接触，且肖特基半导体层732与LDMOS元件的第一导电型阱区722邻接。在本实施例中，如图所示，肖特基半导体层732与LDMOS元件的第一导电型阱区722由同一个工艺步骤所形成，且彼此在通道方向上邻接。

两个绝缘结构733，分别位于肖特基金属层731两侧外部，连接于肖特基半导体层732上，由肖特基通道735隔开。其中，肖特基通道735是指当肖特基势垒二极管SD5导通时，提供反向电流流经肖特基势垒二极管SD5的路径。绝缘结构733例如但不限于如图所示的区域氧化(local oxidation of silicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trenchisolation，STI)结构。绝缘结构733可以利用与LDMOS元件的漂移氧化区相同的工艺步骤形成而同时完成。两个通道侧阱区734具有第二导电型，分别位于肖特基金属层731两侧下方的半导体层721’中，由肖特基通道735隔开，通道侧阱区734例如由在基板721上其他的元件的第二导电型阱区的相同工艺步骤所形成。

请参考图8，其显示本发明的第七个实施例。图8显示一种肖特基势垒二极管SD6的剖视示意图。如图8所示，肖特基势垒二极管SD6包含：肖特基金属层831、肖特基半导体层832、两个绝缘结构833、两多晶硅层835以及两通道侧本体区834。其中，肖特基金属层831形成于半导体层821’上。肖特基半导体层832，形成于半导体层821’中，肖特基半导体层832与肖特基金属层831形成肖特基接触，且肖特基半导体层832与LDMOS元件的第一导电型阱区822邻接。在本实施例中，如图所示，肖特基半导体层832与LDMOS元件的第一导电型阱区822由同一个工艺步骤所形成，且彼此在通道方向上邻接。

两个绝缘结构833，分别位于肖特基金属层831两侧外部下方，连接于肖特基半导体层832上，由肖特基通道836隔开。其中，肖特基通道836是指当肖特基势垒二极管SD6导通时，提供反向电流流经肖特基势垒二极管SD6的路径。绝缘结构833例如但不限于如图所示的浅沟槽绝缘(shallow trench isolation，STI)结构，也可为区域氧化(local oxidationof silicon，LOCOS)结构。绝缘结构833可以利用与LDMOS元件的漂移氧化区相同的工艺步骤形成而同时完成。

两通道侧本体区834具有第二导电型，分别位于该肖特基金属层两侧下方的半导体层821’中，由肖特基通道836隔开，两通道侧本体区834例如由在基板821上其他的元件的第二导电型本体区的相同工艺步骤所形成。两多晶硅层835分别位于两通道侧本体区834上，且多晶硅层835与对应的通道侧本体区834之间，由对应的绝缘结构833隔开。两多晶硅层835例如由在基板821上其他的元件的栅极的导电层的相同工艺步骤所形成。

请参考图9，其显示本发明的第八个实施例。图9显示一种肖特基势垒二极管SD7的剖视示意图。如图9所示，肖特基势垒二极管SD7包含：肖特基金属层931、肖特基半导体层932、两通道侧本体区934、两栅极935以及两通道侧本体极936。其中，肖特基金属层931形成于半导体层921’上。肖特基半导体层932，形成于半导体层921’中，肖特基半导体层932与肖特基金属层931形成肖特基接触，且肖特基半导体层932与LDMOS元件的第一导电型阱区922邻接。在本实施例中，如图所示，肖特基半导体层932与LDMOS元件的第一导电型阱区922由同一个工艺步骤所形成，且彼此在通道方向上邻接。

两个通道侧本体区934具有第二导电型，分别位于肖特基金属层931两侧下方，形成于半导体层921’中，由肖特基通道937隔开。其中，肖特基通道937是指当肖特基势垒二极管SD6导通时，提供反向电流流经肖特基势垒二极管SD6的路径。通道侧本体区934例如由在基板921上其他的元件的第二导电型本体区的相同工艺步骤所形成。两通道侧本体极936具有第二导电型，分别位于两通道侧本体区934中，由肖特基通道937隔开。通道侧本体极936例如由在基板921上其他的元件的第二导电型本体极的相同工艺步骤所形成。

两栅极935分别位于两通道侧本体区934上，且栅极935包括与上表面连接的介电层9351、具有导电性的导电层9352、以及具有电绝缘特性的间隔层9353。导电层9352与对应的通道侧本体区934之间，由对应的介电层9351或间隔层9353隔开。两栅极935例如由在基板921上其他的元件的栅极的相同工艺步骤所形成。

请参阅图10A-10G，并同时参阅图2，图10A-10G显示本发明的第九个实施例。图10A-10G显示高压元件22制造方法的剖视示意图。如图10A所示，首先形成半导体层221’于基板221上，半导体层221’于垂直方向(如图10A中的实线箭头方向所示意，下同)上，具有相对的上表面221a与下表面221b。此时漂移氧化区224与绝缘结构233尚未形成，上表面221a也就尚未完全定义出来。高压元件22形成后，上表面221a如图中粗折线所示意。基板221例如但不限于为P型或N型的半导体基板。半导体层221’例如以外延的步骤，形成于基板221上，或是以基板221的部分，作为半导体层221’。形成半导体层221’的方式，为本领域技术人员所熟知，在此不予赘述。

请继续参阅图10A，接着，例如但不限于利用多个离子注入工艺步骤，将第一杂质掺杂至半导体层221’中，以形成阱区222。阱区222形成于半导体层221’中，且于垂直方向上，阱区222位于上表面221a下并连接于上表面221a。阱区222例如由多个离子注入工艺步骤所形成。

接着，请参阅图10B，形成漂移氧化区224与两个绝缘结构233于上表面221a上并连接于上表面221a。漂移氧化区224例如但不限于如图所示的区域氧化(local oxidation ofsilicon，LOCOS)结构，也可为浅沟槽绝缘(shallow trench isolation，STI)结构。绝缘结构233并不限于如图所示的浅沟槽绝缘(shallow trench isolation，STI)结构，也可为区域氧化(local oxidation of silicon，LOCOS)结构。漂移氧化区224形成于该上表面221a上并连接于上表面221a，且位于部分漂移区222a(如图2中LDMOS元件LT中的虚线框所示意)的正上方，并连接于漂移区222a。两个绝缘结构233，分别位于肖特基金属层231两侧外部，连接于肖特基半导体层232上，由肖特基通道234隔开。其中，肖特基通道234是指当肖特基势垒二极管SD导通时，提供反向电流流经肖特基势垒二极管SD的路径。

接着，请参阅图10C，形成栅极227的介电层2271与导电层2272于半导体层221’的上表面221a上，于垂直方向(如图10C中的实线箭头方向所示意，下同)上，部分本体区226位于栅极227的介电层2271与导电层2272正下方并连接于栅极227的介电层2271，以提供LDMOS元件LT在导通操作中的反转区223a。

接着，请参阅图10D，形成本体区225于阱区222中，且于垂直方向上，本体区225位于上表面221a下并连接于上表面221a。本体区225具有第二导电型，形成本体区225的步骤，例如但不限于利用微影工艺步骤形成光阻层2251为屏蔽，将第二导电型杂质掺杂至阱区222中，以形成本体区225。例可利用例如但不限于以具有倾斜角度的离子注入工艺步骤IMP11与IMP12，将第二导电型杂质，以加速离子的形式，注入阱区222中，以形成本体区225。

请继续参阅图10D，例如在形成栅极227的介电层2271与导电层2272后，形成轻掺杂区2281，以避免LDMOS元件LT于导通操作时，间隔层2273下方的本体区225无法形成反转电流通道。形成轻掺杂区2281的方法，例如将第一导电型杂质掺杂至本体区225中，以形成轻掺杂区2281。其中，本实施例可利用例如但不限于离子注入工艺步骤IMP2，将第一导电型杂质，以加速离子的形式，注入本体区225中，以形成轻掺杂区2281。需说明的是，轻掺杂区2281的第一导电型杂质浓度比源极228和漏极229的第一导电型杂质浓度低，因此，轻掺杂区2281与源极228和漏极229重迭的部分，相对可以忽略。

接着，请参阅图10E，形成间隔层2273于导电层2272侧面之外，以形成栅极227。接着，形成源极28与漏极229于上表面221a下并连接于上表面221a，且源极228与漏极229分别位于栅极227在通道方向的外部下方的本体区226中与远离本体区226侧的阱区222中，且于通道方向上，漂移区222a位于漏极229与本体区225之间，靠近上表面221a的阱区222中，用以作为LDMOS元件LT在导通操作中的漂移电流通道，且于垂直方向上，源极228与漏极229位于上表面221a下并连接于上表面221a。源极228与漏极229具有第一导电型，形成源极228与漏极229的步骤，例如但不限于利用由微影工艺步骤形成光阻层2281为屏蔽，利用例如但不限于离子注入工艺步骤IMP3，将第一导电型杂质以加速离子的形式，分别注入至本体区225中与阱区222中，以形成源极228与漏极229。

接着，请参阅图10F，如图10F所示，形成本体极226于本体区225中。本体极226具有第二导电型，用以作为本体区226的电气接点，于垂直方向上，本体极226形成于上表面221a下并连接于上表面221a的本体区225中。形成本体极226的步骤，例如但不限于利用由微影工艺步骤形成光阻层2261为屏蔽，将第二导电型杂质掺杂至本体区225中，以形成本体极226。其中，本实施例可利用例如但不限于离子注入工艺步骤IMP4，将第二导电型杂质，以加速离子的形式，注入本体区225中，以形成本体极226。

接着，请参阅图10G，如图10G所示，形成肖特基势垒二极管SD，包括肖特基金属层231以及肖特基半导体层232。肖特基金属层231形成于半导体层221’上，且于垂直方向上，肖特基金属层231位于上表面221a上并连接于上表面221a；肖特基金属层231与源极228经由金属导线ML电连接。肖特基半导体层232，形成于半导体层221’中，肖特基半导体层232与肖特基金属层231形成肖特基接触，且肖特基半导体层232与阱区222邻接，且于垂直方向上，肖特基半导体层232位于上表面221a下并连接于上表面221a。在本实施例中，如图所示，肖特基半导体层232与阱区222由同一个工艺步骤所形成，且彼此在通道方向及垂直方向上邻接。

肖特基势垒二极管SD的两个绝缘结构233，分别位于肖特基金属层231两侧外部，连接于肖特基半导体层232上，由肖特基通道234隔开。其中，肖特基通道234是指当肖特基势垒二极管SD导通时，提供反向电流流经肖特基势垒二极管SD的路径。绝缘结构233例如但不限于如图所示的浅沟槽绝缘(shallow trench isolation，STI)结构，也可为区域氧化(local oxidation of silicon，LOCOS)结构。绝缘结构233可以利用与漂移氧化区224相同的工艺步骤形成而同时完成。

高压元件22由基本单元M1以AA’轴线为中心，经过镜像(mirror)布局(layout)后形成，其中基本单元M1包括：至少部分肖特基势垒二极管SD；以及至少部分横向扩散金属氧化物半导体元件LT。其中，在本实施例中，在各步骤中都以镜像布局方式，将基本单元M1，对照形成基本单元M1’。此外，如图所示，肖特基势垒二极管SD在横向上分为左半部与右半部，利用肖特基势垒二极管SD的右半部作为基本单元M1中的一部分，经过镜像布局后会形成肖特基势垒二极管SD的左半部。在本实施例中，如图所示，基本单元M1包括完整的漂移氧化区224、栅极227、源极228以及漏极229，与部分的阱区222、本体区225以及本体极226；其中，利用本体区225左半部与本体极226左半部作为基本单元M1中的一部分，经过镜像布局后会形成本体区225右半部与本体极226右半部。基本单元M1经过镜像布局后形成基本单元M1’，并可继续重复镜像布局而形成高压元件22。基本单元M1’包括：至少部分肖特基势垒二极管SD’；以及至少部分横向扩散金属氧化物半导体元件LT’。需说明的是，基本单元M1’为基本单元M1以AA’为轴线的右边的镜像布局所形成的LDMOS元件LT’；当然，根据本发明，基本单元M1也可以向左镜像布局，形成其他的LDMOS元件与肖特基势垒二极管。

需说明的是，在本实施例中，在所有的LDMOS元件，例如LDMOS元件LT与LT’中，所有的阱区222彼此电连接，所有的本体区225彼此电连接，所有的本体极226彼此电连接，所有的栅极227彼此电连接，所有的源极228彼此电连接，所有的漏极229彼此电连接。在所有的肖特基势垒二极管，例如肖特基势垒二极管SD与SD’中，所有的肖特基金属层231彼此电连接，所有的肖特基半导体层232彼此电连接。在一种较佳的实施例中，LDMOS元件LT中，源极228与本体极226以如图所示的硅化金属层223电连接。

以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以想到各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱区等；又如，微影技术并不限于光罩技术，也可包含电子束微影技术。凡此种种，都可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，也可以组合应用，例如但不限于将两实施例并用。例如，图7、图8与图9所示的肖特基势垒二极管SD5、SD6及SD7，都可以应用于第一个到第五个与第九实施例中。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须实现所有的目的或优点，因此，权利要求的任一项也不应以此为限。