阅读说明：本技术 全包覆式栅极结构及其制造方法 (Fully-wrapped grid structure and manufacturing method thereof ) 是由 萧孟轩 云惟胜 陈维宁 李东颖 叶凌彦 于 2019-02-27 设计创作，主要内容包括：本发明实施例涉及全包覆式栅极结构及其制造方法。本揭露提供全包覆式栅极结构,其包含：半导体鳍片,其具有顶表面；第一纳米线,其在所述顶表面上方；第一空间,其在所述顶表面与所述第一纳米线之间；第N纳米线及第N+1纳米线,其在所述第一纳米线上方；及第二空间,其在所述第N纳米线与所述第N+1纳米线之间。所述第一空间大于所述第二空间。本揭露还提供一种用于制造本文中所描述的所述全包覆式栅极结构的方法。(The embodiment of the invention relates to a fully-wrapped grid structure and a manufacturing method thereof. The present disclosure provides a fully-wrapped-gate structure, comprising: a semiconductor fin having a top surface; a first nanowire over the top surface; a first space between the top surface and the first nanowire; an Nth nanowire and an (N +1) th nanowire over the first nanowire; and a second space between the nth nanowire and the (N +1) th nanowire. The first space is larger than the second space. The present disclosure also provides a method for fabricating the fully capped gate structure described herein.)

全包覆式栅极结构及其制造方法

技术领域

本发明实施例涉及全包覆式栅极结构及其制造方法。

背景技术

晶体管(例如FinFET晶体管)包括源极区、漏极区及源极区与漏极区之间的沟道区。晶体管包括控制沟道区以操作晶体管的栅极区。栅极区可围绕沟道区的一或多个表面形成，这因可由3D栅极区域控制(而非仅由相关联于2D平面晶体管的2D栅极区域控制)晶体管而为栅极区提供对沟道区的增强控制。

发明内容

根据本发明的一实施例，一种全包覆式栅极结构，其包括：半导体鳍片，其具有顶表面；第一纳米线，其在所述顶表面上方；第一空间，其在所述顶表面与所述第一纳米线之间；第N纳米线及第N+1纳米线，其在所述第一纳米线上方，N是大于1的整数；及第二空间，其在所述第N纳米线与所述第N+1纳米线之间；其中所述第一空间大于所述第二空间。

根据本发明的一实施例，一种半导体结构，其包括：P型晶体管，其包括：半导体鳍片，其具有顶表面；第一SiGe纳米线，其在所述半导体鳍片的所述顶表面上方；第二SiGe纳米线、第N SiGe纳米线及第N+1SiGe纳米线，其在所述第一SiGe纳米线上方，N是大于1的整数；第一空间，其在所述第一SiGe纳米线与所述第二SiGe纳米线之间；及第二空间，其在所述第N SiGe纳米线与所述第N+1SiGe纳米线之间；其中所述第一空间大于所述第二空间。

根据本发明的一实施例，一种用于形成全包覆式栅极结构的方法，其包括：在衬底的顶表面上方形成第一纳米线材料及第二纳米线材料堆叠；图案化所述第一纳米线材料及第二纳米线材料堆叠及所述衬底以形成由隔离彼此分离的半导体鳍片；在所述半导体鳍片上方正交地形成虚设栅极；选择性地移除未由所述虚设栅极覆盖的所述第一纳米线材料，由此在源极/漏极区处暴露第二纳米线；移除所述虚设栅极；及选择性地移除先前由所述虚设栅极覆盖的所述第一纳米线材料，由此在沟道区处暴露所述第二纳米线。

附图说明

在附图的图中，通过实例且非限制性地绘示一或多项实施例，其中贯穿全文，具有相同元件符号名称的元件表示相似元件。除非另有揭示，否则附图不按比例。

图1是展示半导体结构的外延堆叠处的界面的剖面图。

图2A是展示图1中的半导体结构的外延堆叠处的界面的厚度的图。

图2B是展示图1中的半导体结构的外延堆叠处的界面的厚度的图。

图3A及图3B分别是根据本揭露的一些实施例的PFET及NFET的X方向上的剖面图。

图4是根据本揭露的一些实施例的GAA结构的沟道区处的剖面图。

图5是根据本揭露的一些实施例的GAA结构的源极/漏极区处的剖面图。

图6至图14是根据本揭露的一些实施例的在制造操作的中间阶段期间的剖面图。

具体实施方式

下文详细论述本揭露的实施例的制作及使用。然而，应明白，实施例提供可在各种各样的特定内容背景中具体实施的许多适用发明概念。所论述的特定实施例仅阐述制作及使用所述实施例的特定方式，且不限制本揭露的范围。贯穿各种视图及阐释性实施例，相似元件符号用于指定相似元件。现将详细参考附图中所绘示的示范性实施例。在可能的情况下，在附图及具体实施方式中使用相同元件符号来指相同或相似部件。在附图中，为清楚及方便起见，可放大形状及厚度。此具体实施方式具体地将涉及形成根据本揭露的设备的部分或更直接地与所述设备协作的元件。应了解，未明确展示或描述的元件可采取各种形式。贯穿本说明书中对“一项实施例”或“一实施例”的引用意指结合所述实施例描述的特定特征、结构或特性包含于至少一项实施例中。因此，贯穿本说明书的各处出现短语“在一项实施例中”或“在一实施例中”不一定皆指相同实施例。此外，特定特征、结构或特性可在一或多项实施例中以任何适合方式组合。应明白，以下图未按比例绘制；实情是，这些图仅意欲用于图解。

此外，为方便描述，本文中可使用空间相关术语(例如“下面”、“下方”、“下”、“上方”」、“上”等等)来描述一个元件或构件与另一(些)元件或构件的关系，如图中所绘示。除图中所描绘的定向之外，空间相关术语还意欲涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或成其它定向)，且因此可同样解释本文中所使用的空间相关描述符。

全包覆式栅极(GAA)结构包含与装置良率及性能高度相关的两个关键操作：外延堆叠形成及用于纳米线释离的外延堆叠蚀刻。在常规GAA操作中，外延堆叠形成包含形成交替的第一纳米线材料层及第二纳米线材料层，其中第一纳米线材料层具有与第二纳米线材料的厚度基本上相同的厚度。然而，观察到，在纳米线释离操作之后，从第二纳米线材料层释离的第一纳米线取决于第一纳米线的层级而具有不同厚度。例如，大体上已观察到，最接近衬底的顶表面的底部纳米线具有小于最远离衬底的顶表面的顶部纳米线的厚度。换句话说，如果最初以相等厚度外延沉积交替的第一纳米线材料层及第二纳米线材料层，那么纳米线的各者在纳米线释离之后具有不同厚度。同一装置中的纳米线的厚度变动产生对栅极控制能力的不利影响。

参考图1，可识别交替的第一纳米线材料层100A及第二纳米线材料层100B中的两种类型的界面A及B。交替的堆叠定位于衬底100上方。第一类型的界面A是在底部处具有第一纳米线材料层100A且在顶部处具有第二纳米线材料层100B的界面，且反之为第二类型的界面B。第一纳米线材料层100A及第二纳米线材料层100B在经沉积时具有相等厚度。

如图2A中所展示，在界面A处进行二次离子质谱分析(SIMS)以测量界面A的厚度。在一些实施例中，界面A的前述厚度定义为涵盖第一纳米线材料的8至42原子百分比的厚度。如以图2A的X轴所指示的第一界面定位成最远离下伏于全部纳米线材料层的衬底100的顶表面，且第五界面定位成最接近衬底100的顶表面。观察到，第五界面(约1.43nm)比第一界面(约1.27nm)厚。

如图2B中所展示，在界面B处进行二次离子质谱分析(SIMS)以测量界面B的厚度。在一些实施例中，界面B的前述厚度定义为涵盖第二纳米线材料的8至42原子百分比的厚度。如以图2B的X轴所指示的第一界面定位成最远离下伏于全部纳米线材料层的衬底的顶表面，且第五界面定位成最接近衬底的顶表面。观察到，第五界面(约1.05nm)比第一界面(约0.98nm)厚，但界面B处的第五界面的厚度(约1.05nm)比界面A处的第五界面(约1.43nm)薄。

根据图2A及图2B中所展示的结果，无论是界面A还是界面B，界面越接近衬底的顶表面，则界面厚度越大。这是由于以下事实：在外延堆叠形成期间，更靠近衬底的顶表面的第二纳米线材料于更大热预算下具有更大扩散长度。例如，与顶部对的第一纳米线材料层及第二纳米线材料层的高温暴露相比，底部对的第一纳米线材料层及第二纳米线材料层经受延长的高温暴露。因此，在进行用于纳米线释离的外延堆叠蚀刻之后，具有较厚界面的外延堆叠将产生较薄纳米线，且具有较薄界面的外延堆叠将产生较厚纳米线。换句话说，在较靠近下伏衬底的顶表面的纳米线较薄而较远离下伏衬底的顶表面的纳米线较厚的意义上，在纳米线释离之后的纳米线的厚度呈现变化的厚度。

因此，需要一种解决纳米线厚度变动问题的新结构。本揭露中所提供的结构引入新外延堆叠，其具有：1)在半导体衬底的顶表面上方的第一纳米线材料的第一层，第一纳米线材料的第一层具有第一厚度；2)在第一纳米线材料的第一层上方的第二纳米线材料的第一层，第二纳米线材料的第一层具有第二厚度；3)在第二纳米线材料的第一层上方的第一纳米线材料的第N层，第一纳米线材料的第N层具有第三厚度；4)在第一纳米线材料的第N层上方的第二纳米线材料的第N层，第二纳米线材料的第N层具有第四厚度；5)在第二纳米线材料的第N层上方的第一纳米线材料的第N+1层，第一纳米线材料的第N+1层具有第五厚度；6)在第一纳米线材料的第N+1层上方的第二纳米线材料的第N+1层，第二纳米线材料的第N+1层具有第六厚度。第一厚度大于第三厚度，且第三厚度大于第五厚度。第二厚度大于第四厚度，且第四厚度大于第六厚度。

本文中所揭示的新结构提供关于最终产物中的Si及/或硅锗纳米线的尺寸的较大尺度均匀性，且因此获得较佳栅极控制。此外，由于在纳米线释离之后，与外延堆叠的顶部处的垂直相邻纳米线之间的间距相比，底部处的垂直相邻纳米线之间的间距更大，所以在底部纳米线处发生的由金属栅极填充所引起的负载效应也可得以缓解。

在全包覆式栅极MOSFET的技术中，目前已知数种材料系统(包含III族及V族材料)，且所述材料系统应涵盖于本揭露的预期范围内。例如，在硅衬底上，通常采用用于NFET的Si纳米线及用于PFET的SiGe纳米线。在GaAs衬底上，通常采用用于NFET的GaAs纳米线及用于PFET的InGaAs纳米线。在Ge/GaAs衬底上，通常采用用于NFET的Ge纳米线及用于PFET的GaAs纳米线。为简洁起见，本揭露仅以Si纳米线及SiGe纳米线材料系统提供图解及详细描述。相同发明概念可适用于所探讨的不同半导体材料系统。

参考图3A及图3B，图3A及图3B是展示根据本揭露的一些实施例的非平面半导体结构及在不同位置上的分割线的俯视图。在图3A中，将有源区20A及20B绘示为两个平行条带。在描述全包覆式栅极MOSFET结构的实施例中，有源区包含经图案化半导体衬底的经掺杂区，以及经图案化半导体衬底上方的纳米线沟道。在以下揭露中，有源区20A可包含PMOS晶体管结构的部分，且有源区20B可包含NMOS晶体管结构的部分。在本揭露中，数字标签20A通常可指具有PMOS晶体管结构的有源区，且数字标签20B通常可指具有NMOS晶体管结构的有源区。两个栅极200及200'正交地安置于有源区20A及20B上方，而在栅极200处由源极/漏极区201A、201B邻接，且在栅极200'处由源极/漏极区201A'、201B'邻接。分割线AA'沿栅极200的纵向方向穿过栅极200，由此在后续图4中展示栅极200及下伏有源区20A及20B的剖面。类似地，在图3B中，将有源区20A及20B绘示为两个平行条带。在以下揭露中，有源区20A可为PMOS晶体管结构，且有源区20B可为NMOS晶体管结构。两个栅极200及200'正交地安置于有源区20A及20B上方，而在栅极200处由源极/漏极区201A、201B邻接，且在栅极200'处由源极/漏极区201A'、201B'邻接。分割线BB'穿过源极/漏极区201A、201B，由此在后续图5中展示源极/漏极区201A、201B及下伏有源区20A及20B的剖面。

参考图4，图4是根据本揭露的一些实施例的沿图3的分割线AA'分割的半导体结构40的剖面图。半导体结构40包含PMOS 20A及NMOS 20B。在一些实施例中，PMOS20A可或可未安置成邻近于NMOS 20B。

半导体结构40包含图案化成至少两个半导体鳍片100A、100B的衬底100。在一些实施例中，衬底100包含硅，且衬底100是根据包含由隔离结构103(例如浅沟槽隔离(STI))分离的一或多个硅鳍片的FinFET布置形成。例如，第一鳍片100A及第二鳍片100B从衬底100上形成且在鳍片100A、100B的各者处具有顶表面100T。在一些实施例中，通过抗穿通(Anti-punch through；APT)布植运用n型掺杂物(例如磷)形成接近于PMOS20A中的顶表面100T的APT区(图4中未展示)。在一些实施例中，通过另一APT布植运用p型掺杂物(例如硼)形成接近于NMOS 20B中的顶表面100T的APT(图4中未展示)。

仍参考图4，PMOS 20A进一步包含沿第一鳍片100A的纵向方向的多个SiGe纳米线101A、102A、103A、104A、105A，其在SiGe纳米线101A、102A、103A、104A、105A的两端处连接源极/漏极201A(图5中展示)。在全部SiGe纳米线当中，101A称为第一SiGe纳米线，其是最接近半导体鳍片100A的顶表面100T的纳米线。在全部SiGe纳米线当中，105A称为第五SiGe纳米线，其是最远离半导体鳍片100A的顶表面100T的纳米线。尽管图4中仅绘示五个SiGe纳米线，然在半导体鳍片100A的顶表面100T上方的纳米线的数目不限于此。与装置设计及技术相容的任何数目涵盖于本揭露的范围中。在一些实施例中，第一SiGe纳米线未必是最接近顶表面100T的纳米线。换句话说，第一SiGe纳米线可第二或第三接近顶表面100T，只要所谓的第二SiGe纳米线比第一SiGe纳米线更远离顶表面100T即可。

在一些实施例中，将顶表面100T与第一SiGe纳米线101A之间的空间表示为S1，将第一SiGe纳米线101A与第二SiGe纳米线102A之间的空间表示为S2，将第二SiGe纳米线102A与第三SiGe纳米线103A之间的空间表示为S3，将第三SiGe纳米线103A与第四SiGe纳米线104A之间的空间表示为S4，将第四SiGe纳米线104A与第五SiGe纳米线105A之间的空间表示为S5。在本揭露中，空间S1大于空间S2、S3、S4及S5的任一者。空间S2大于空间S3、S4及S5的任一者。空间S3大于空间S4及S5的任一者。空间S4大于空间S5。在一些实施例中，空间S1大于空间S2，空间S2接着大于空间S3，空间S3接着大于空间S4，空间S4接着大于空间S5。在一些实施例中，将栅极200填充于相邻SiGe纳米线101A、102A、103A、104A、105A之间以及顶表面100T与底部SiGe纳米线101A之间。

在上文所提供的命名惯例中，将第N SiGe纳米线与第N+1SiGe纳米线之间的空间表示为S(N+1)。在一些实施例中，当N等于或大于6时，S(N+1)至少比S1大1nm。在一些实施例中，当N等于或大于6时，S(N+1)至少比S1大从约0.5nm至约1.5nm的范围。

在一些实施例中，将第一SiGe纳米线101A的厚度表示为T1，将第二SiGe纳米线102A的厚度表示为T2，将第三SiGe纳米线103A的厚度表示为T3，将第四SiGe纳米线104A的厚度表示为T4，将第五SiGe纳米线105A的厚度表示为T5。在本揭露中，厚度T1与厚度T2、T3、T4及T5的任一者大体上相同。在一些实施例中，在SiGe与金属栅极材料之间的界定边界处测量SiGe线101A至105A的厚度。

类似地，NMOS 20B进一步包含沿第二鳍片100B的纵向方向的多个Si纳米线101B、102B、103B、104B、105B，其在Si纳米线101B、102B、103B、104B、105B的两端处连接源极/漏极201B(图5中展示)。在全部Si纳米线当中，101B称为第一Si纳米线，其是最接近半导体鳍片100B的顶表面100T的纳米线。在全部Si纳米线当中，105B称为第五Si纳米线，其是最远离半导体鳍片100B的顶表面100T的纳米线。尽管图4中仅绘示五个Si纳米线，然在半导体鳍片100B的顶表面100T上方的纳米线的数目不限于此。与装置设计及技术相容的任何数目涵盖于当前揭露的范围中。在一些实施例中，第一Si纳米线并非必须为最接近顶表面100T的纳米线。换句话说，第一Si纳米线可第二或第三接近顶表面100T，只要所谓的第二Si纳米线比第一Si纳米线远离顶表面100T即可。

在一些实施例中，将顶表面100T与第一Si纳米线101B之间的空间表示为S1'，将第一Si纳米线101B与第二Si纳米线102B之间的空间表示为S2'，将第二Si纳米线102B与第三Si纳米线103B之间的空间表示为S3'，将第三Si纳米线103B与第四Si纳米线104B之间的空间表示为S4'，将第四Si纳米线104B与第五Si纳米线105B之间的空间表示为S5'。在本揭露中，空间S1'大于空间S2'、S3'、S4'及S5'的任一者。空间S2'大于空间S3'、S4'及S5'的任一者。空间S3'大于空间S4'及S5'的任一者。空间S4'大于空间S5'。在一些实施例中，空间S1'大于空间S2'，空间S2'接着大于空间S3'，空间S3'接着大于空间S4'，空间S4'接着大于空间S5'。在一些实施例中，将栅极200'填充于相邻Si纳米线101B、102B、103B、104B、105B之间以及顶表面100T与底部Si纳米线101B之间。

在上文所提供的命名惯例中，将第N Si纳米线与第N+1Si纳米线之间的空间表示为S(N+1)'。在一些实施例中，当N等于或大于6时，S(N+1)'至少比S1'大0.5nm。在一些实施例中，当N等于或大于6时，S(N+1)'至少比S1'大从约0.5nm至约1.5nm的范围。

在一些实施例中，将第一Si纳米线101B的厚度表示为T1'，将第二Si纳米线102B的厚度表示为T2'，将第三Si纳米线103B的厚度表示为T3'，将第四Si纳米线104B的厚度表示为T4'，将第五Si纳米线105B的厚度表示为T5'。在本揭露中，厚度T1'与厚度T2'、T3'、T4'及T5'的任一者大体上相同。在一些实施例中，在Si与金属栅极材料之间的界定边界处测量Si线101B至105B的厚度。

参考图5，图5是根据本揭露的一些实施例的沿图3B的分割线BB'分割的半导体结构50的剖面图。半导体结构50包含PMOS 20A及NMOS 20B。在一些实施例中，PMOS20A可或可未安置成邻近于NMOS 20B。图5及图4中的相同数字标签是指相同组件或其等效物，且此处为简洁起见而并未重复。在图5中，PMOS 20A的源极/漏极201A包围SiGe纳米线101A、102A、103A、104A，而NMOS 20B的源极/漏极201B包围Si纳米线101B、102B、103B、104B及阻障层110B。如图5中所展示，源极/漏极201A或201B的轮廓展示根据各纳米线的刻面侧壁。

半导体结构50包含图案化至至少两个半导体鳍片100A、100B中的衬底100。在一些实施例中，衬底100包含硅，且衬底100是根据包含由隔离结构103(例如浅沟槽隔离(STI))分离的一或多个硅鳍片的FinFET布置形成。例如，第一鳍片100A及第二鳍片100B从衬底100上形成且在鳍片100A、100B的各者处具有顶表面100T。在一些实施例中，通过APT布植运用n型掺杂物(例如磷)形成接近于PMOS 20A中的顶表面100T的抗穿通(APT)区(图5中未展示)。在一些实施例中，通过另一APT布植运用p型掺杂物(例如硼)形成接近于NMOS 20B中的顶表面100T的APT(图5中未展示)。

参考图5，NMOS 20B进一步包含沿第二鳍片100B的纵向方向的多个Si纳米线101B、102B、103B、104B，其在Si纳米线101B、102B、103B、104B的两端处连接源极/漏极201B。在全部Si纳米线当中，101B称为第一Si纳米线，其是最接近半导体鳍片100B的顶表面100T的纳米线。在全部Si纳米线当中，104B称为第四Si纳米线，其是最远离半导体鳍片100B的顶表面100T的纳米线。尽管图5中仅绘示四个Si纳米线，然在半导体鳍片100B的顶表面100T上方的纳米线的数目不限于此。与装置设计及技术相容的任何数目涵盖于当前揭露的范围中。在一些实施例中，第一Si纳米线并非必须为最接近顶表面100T的纳米线。换句话说，第一Si纳米线可第二或第三接近顶表面100T，只要所谓的第二Si纳米线比第一Si纳米线远离顶表面100T即可。

在一些实施例中，将顶表面100T与第一Si纳米线101B之间的空间表示为S1'，将第一Si纳米线101B与第二Si纳米线102B之间的空间表示为S2'，将第二Si纳米线102B与第三Si纳米线103B之间的空间表示为S3'，将第三Si纳米线103B与第四Si纳米线104B之间的空间表示为S4'。在本揭露中，空间S1'大于空间S2'、S3'及S4'的任一者。空间S2'大于空间S3'及S4'的任一者。空间S3'大于空间S4'。在一些实施例中，空间S1'大于空间S2'，空间S2'接着大于空间S3'，空间S3'接着大于空间S4'。在一些实施例中，将源极/漏极201B填充于相邻Si纳米线101B、102B、103B、104B之间以及顶表面100T与第一Si纳米线101B之间。

在上文所提供的命名惯例中，将第N Si纳米线与第N+1Si纳米线之间的空间表示为S(N+1)'。在一些实施例中，当N等于或大于6时，S(N+1)'至少比S1'大1nm。在一些实施例中，当N等于或大于6时，S(N+1)'至少比S1'大从约0.5nm至约1.5nm的范围。

在一些实施例中，将第一Si纳米线101B的厚度表示为T1'，将第二Si纳米线102B的厚度表示为T2'，将第三Si纳米线103B的厚度表示为T3'，将第四Si纳米线104B的厚度表示为T4'。在本揭露中，厚度T1'与厚度T2'、T3'及T4'的任一者大体上相同。在一些实施例中，在Si与源极/漏极材料201B之间的界定边界处测量Si线101B至104B的厚度。

类似地，PMOS 20A进一步包含沿第一鳍片100A的纵向方向的多个SiGe纳米线101A、102A、103A、104A，其在SiGe纳米线101A、102A、103A、104A的两端处连接源极/漏极201A。在全部SiGe纳米线当中，101A称为第一SiGe纳米线，其是最接近半导体鳍片100A的顶表面100T的纳米线。在全部SiGe纳米线当中，104A称为第四SiGe纳米线，其是最远离半导体鳍片100A的顶表面100T的纳米线。尽管图5中仅绘示四个SiGe纳米线，然在半导体鳍片100A的顶表面100T上方的纳米线的数目不限于此。与装置设计及技术相容的任何数目涵盖于当前揭露的范围中。在一些实施例中，第一SiGe纳米线并非必须为最接近顶表面100T的纳米线。换句话说，第一SiGe纳米线可第二或第三接近顶表面100T，只要所谓的第二SiGe纳米线比第一SiGe纳米线远离顶表面100T即可。

在上文所提供的命名惯例中，将第N SiGe纳米线与第N+1SiGe纳米线之间的空间表示为S(N+1)。在一些实施例中，当N等于或大于6时，S(N+1)至少比S1大1nm。在一些实施例中，当N等于或大于6时，S(N+1)至少比S1大从约0.5nm至约1.5nm的范围。

在一些实施例中，将第一SiGe纳米线101A的厚度表示为T1，将第二SiGe纳米线102A的厚度表示为T2，将第三SiGe纳米线103A的厚度表示为T3，将第四SiGe纳米线104A的厚度表示为T4。在本揭露中，厚度T1与厚度T2、T3及T4的任一者大体上相同。在一些实施例中，在SiGe与源极/漏极材料201A之间的界定边界处测量SiGe线101A至104A的厚度。

图6至图14是展示根据本揭露的一些实施例的在制造半导体结构时的中间操作的剖面图。为全面起见，衬底100的左侧展示PMOS 20A的制造操作，且衬底100的右侧展示NMOS20B的制造操作。在图6中，在衬底100的顶表面100T上方形成牺牲层1003。在一些实施例中，牺牲层1003可为通过CVD、PVD或其它适合方法沉积的氧化物或氮化物。在PMOS 20A中，执行第一布植操作1001以形成从顶表面100T向下延伸的n型井1001A。在一些实施例中，第一布植的高能掺杂物穿透牺牲层1003且进入至衬底100中。类似地，在NMOS 20B中，执行第二布植操作1001'以形成从顶表面100T向下延伸的p型井1001B。在第一布植操作与第二布植操作之间进行遮蔽或光阻图案化以分别形成n型井1001A及p型井1001B，且此处为简单起见而将其省略。另外，形成p型井1001B不一定必须为紧接在形成n型井1001A之后的操作。在一些实施例中，用于制造PMOS 20A的操作可在用于制造NMOS 20B的操作之前执行。在一些实施例中，用于制造PMOS 20A的操作可与用于制造NMOS 20B的操作轮流执行。

在图7中，执行第一抗穿通(APT)布植操作1002以将n型掺杂物(例如，磷或砷)提供至PMOS 20A中的第一APT区101P中。第一APT区101P比n型井1001A浅且接近于顶表面100T。执行第二抗穿通(APT)布植操作1002'以将p型掺杂物(例如，硼)提供至NMOS 20B中的第二APT区101P'中。第二APT区101P'比p型井1001B浅且接近于顶表面100T。第一APT区101P及第二APT区101P'两者皆下伏于牺牲层1003且邻接牺牲层1003。在图12中，通过氧化物或氮化物剥除操作从PMOS 20A及NMOS 20B中的半导体衬底100的顶表面100T移除牺牲层1003。

在图8中，在顶表面100T上方形成第一沟道材料及第二沟道材料堆叠。例如，在阻障层110A、110B上方形成硅及硅锗堆叠140。例如，在衬底100上方将形成第一硅及硅锗堆叠。第一硅及硅锗堆叠包含一或多个硅层及一或多个硅锗层。例如，第一硅及硅锗堆叠包含第一硅锗层101A、第一硅层101B、第二硅锗层102A、第二硅层102B、第三硅锗层103A、第三硅层103B，如此等等。应明白，可形成任何数目个硅层或硅锗层。在一实例中，硅锗层包括介于约20％至约75％的锗。或者，前述硅锗层101A、102A、103A、104A、105A的至少一者可由纯锗层取代。接着，图案化硅及硅锗堆叠140及衬底100以形成半导体鳍片100A及100B，其由STI103分离，如图9中所展示。在一些实施例中，在图案化硅及硅锗堆叠140及衬底100之后形成至少一个衬层1001。例如，至少一个衬层1001可由氮化物材料构成。随后，STI 103经安置以填充半导体鳍片100A与100B之间的沟槽。任选地，执行包含氟气的回蚀操作以产生STI 103的适当高度，例如，容许以硅及硅锗堆叠140制成的硅及硅锗堆叠鳍片暴露且覆盖来源于衬底100的下伏块状鳍片的高度。在一些实施例中，执行湿式蚀刻以移除先前沉积在硅及硅锗堆叠鳍片的侧壁处的衬层1001的至少一部分，例如用于移除氮化物材料。

如图8中所展示，以具有各种厚度的方式沉积硅及硅锗堆叠140。例如，刚沉积(as-deposited)硅锗层101A的厚度D1不同于刚沉积硅锗层102A的厚度D2、刚沉积硅锗层103A的厚度D3、刚沉积硅锗层104A的厚度D4及刚沉积硅锗层105A的厚度D5。特别地，将厚度D1设计为大于D2、D3、D4及D5的任一者。在一些实施例中，将厚度D1设计为大于D2、D2大于D3、D3大于D4、D4大于D5。

在上文所提供的命名惯例中，将第N硅锗层的厚度表示为DN。在一些实施例中，当N等于或大于6时，DN至少比D1大1.5nm。在一些实施例中，当N等于或大于6时，DN至少比D1大从约1.5nm至约2.0nm的范围。

类似地，刚沉积硅101B的厚度D1'不同于刚沉积硅层102B的厚度D2'、刚沉积硅层103B的厚度D3'、刚沉积硅层104B的厚度D4'及刚沉积硅层105B的厚度D5'。特别地，将厚度D1'设计为大于D2'、D3'、D4'及D5'的任一者。在一些实施例中，将厚度D1'设计为大于D2'、D2'大于D3'、D3'大于D4'、D4'大于D5'。

在上文所提供的命名惯例中，将第N硅层的厚度表示为DN'。在一些实施例中，当N等于或大于6时，DN'至少比D1'大1.5nm。在一些实施例中，当N等于或大于6时，DN'至少比D1'大从约1.5nm至约2.0nm的范围。

在图10中，在鳍片100A、100B的部分、经图案化硅及硅锗堆叠140以及STI 103的顶表面上方保形地形成输入/输出(I/O)氧化物层150。在形成输入/输出(I/O)氧化物层150之后，通过后续图案化操作跨第一鳍片100A及第二鳍片100B正交地形成虚设栅极160。虚设栅极160是通过图案化技术形成以保护栅极或沟道区免受源极/漏极201A、201B形成的影响的牺牲栅极，例如多晶硅栅极(polygate)。在一些实施例中，源极/漏极201A、201B可由SiGeB或SiP构成。源极/漏极201A、201B可因在某些特定晶向(crystaldirection)上限制外延生长而具有刻面边界。

在一些实施例中，在虚设栅极160的保护下，可在通过移除硅及硅锗堆叠140而产生的凹槽中形成源极/漏极201A、201B之前完全移除源极/漏极区处的硅及硅锗堆叠140。在一些实施例中，在虚设栅极160的保护下，在形成源极/漏极201A、201B之前，既未释离也未移除源极/漏极区处的硅及硅锗堆叠140。换句话说，将源极/漏极材料沉积于源极/漏极区处的硅及硅锗堆叠140上方。

在一些实施例中，在虚设栅极160的保护下，在源极/漏极201A、201B形成之前，将虚设栅极160用作在源极/漏极区(图10中未展示)处进行后续第一纳米线释离操作的硬掩模。当首先释离PMOS中的硅锗纳米线时，将通过适当蚀刻剂移除硅基材料。另一方面，当释离对应NMOS中的硅纳米线时，将通过适当蚀刻剂移除硅锗基材料。在PMOS及对应NMOS中的第一纳米线释离操作之后，源极/漏极201A、201B随后形成为在释离纳米线的两端处(本揭露中未展示)。或者说，释离纳米线在源极/漏极201A、201B中。

图11及图12展示PMOS 20A及NMOS 20B的沟道区处的第二纳米线释离操作。与第一纳米线释离操作比较，第二纳米线释离操作是在最初由虚设栅极160覆盖的沟道区处进行，而第一纳米线释离操作是在未由虚设栅极160覆盖的源极/漏极201A、201B处进行，且其利用虚设栅极160作为硬掩模。在图11中，将硬掩模170安置于PMOS 20A上方且使NMOS 20B暴露于硅纳米线释离操作。如先前所论述，利用适当蚀刻剂来释离Si纳米线101B、102B、103B、104B、105B具有对硅基材料的较低选择性及对非硅基材料(例如，硅锗基材料)的较大选择性。如图11中所展示，经释离Si纳米线101B、102B、103B、104B、105B各自分别具有厚度T1'、T2'、T3'、T4'及T5'。在硅纳米线释离之后，Si纳米线的厚度T1'、T2'、T3'、T4'及T5'不同于刚沉积硅层101B、102B、103B、104B、105B的厚度D1'、D2'、D3'、D4'及D5'。例如，厚度T1'大于厚度D1'。在一些实施例中，硅层101B、102B、103B、104B、105B的厚度D1'、D2'、D3'、D4'及D5'遵循D1'>D2'>D3'>D4'>D5的关系，而经释离Si纳米线的厚度T1'、T2'、T3'、T4'及T5'遵循大体上彼此相等的关系。

如图11中所展示，经释离Si纳米线101B、102B、103B、104B、105B各自具有分别与其相邻Si纳米线的间距S1'、S2'、S3'、S4'及S5'。由于硅及硅锗堆叠140的底部处的扩散界面比其顶部处的扩散界面厚的事实，接近堆叠140的底部的间距S1'看似大于远离堆叠140的底部的间距S5'。在一些实施例中，间距S1'、S2'、S3'、S4'及S5'遵循S1'>S2'>S3'>S4'>S5'的关系。在上文所提供的命名惯例中，将第N Si纳米线与第N+1Si纳米线之间的间距表示为S(N+1)'。在一些实施例中，当N等于或大于6时，S(N+1)'至少比S1'大1nm。在一些实施例中，当N等于或大于6时，S(N+1)'至少比S1'大从约1nm至约1.5nm的范围。

类似地，在图12中，将硬掩模180安置于NMOS 20B上方且使PMOS 20A暴露于硅锗纳米线释离操作。如先前所论述，用于释离SiGe纳米线101A、102A、103A、104A、105A的蚀刻剂具有对硅锗基材料的较低选择性及对非硅锗基材料(例如，硅基材料)的较大选择性。如图12中所展示，经释离SiGe纳米线101A、102A、103A、104A、105A各自分别具有厚度T1、T2、T3、T4及T5。在SiGe纳米线释离之后，SiGe纳米线的厚度T1、T2、T3、T4及T5不同于刚沉积硅层101A、102A、103A、104A、105A的厚度D1、D2、D3、D4及D5。例如，厚度T1大于厚度D1。在一些实施例中，硅层101A、102A、103A、104A、105A的厚度D1、D2、D3、D4及D5遵循D1>D2>D3>D4>D5的关系，而经释离SiGe纳米线的厚度T1、T2、T3、T4及T5遵循大体上彼此相等的关系。

如图12中所展示，经释离SiGe纳米线101A、102A、103A、104A、105A各自具有分别与其相邻SiGe纳米线的间距S1、S2、S3、S4及S5。由于硅及硅锗堆叠140的底部处的扩散界面比其顶部处的扩散界面厚的事实，接近堆叠140的底部的间距S1看似大于远离堆叠140的底部的间距S5。在一些实施例中，间距S1、S2、S3、S4及S5遵循S1>S2>S3>S4>S5的关系。在上文所提供的命名惯例中，将第N SiGe纳米线与第N+1SiGe纳米线之间的间距表示为S(N+1)。在一些实施例中，当N等于或大于6时，S(N+1)至少比S1大1nm。在一些实施例中，当N等于或大于6时，S(N+1)至少比S1大从约1nm至约1.5nm的范围。

图13展示在移除图12中的硬掩模180之后的半导体结构130。随后，沉积栅极材料200、200'(或替换栅极材料)以填充相邻经释离纳米线之间的空间以及顶表面100T与底部SiGe纳米线101A或底部Si纳米线101B之间的空间，如图14中所展示。在一些实施例中，在NMOS 20B之前在PMOS 20A处执行栅极材料填充。在其它实施例中，在PMOS 20A之前在NMOS20B处执行栅极材料填充。在一些实施例中，包含界面层材料、高介电系数层、氮化钛罩盖/阻障层、功函数金属层及钨栅极金属的替换栅极材料可围绕PMOS 20A及NMOS 20B中的多个经释离纳米线形成以及形成于其上方。

一些实施例提供一种全包覆式栅极结构，其具有：半导体衬底，其具有顶表面；第一纳米线，其在所述顶表面上方；第一空间，其在所述顶表面与所述第一纳米线之间；第N纳米线及第N+1纳米线，其在所述第一纳米线上方；及第二空间，其在所述第N纳米线与所述第N+1纳米线之间。所述第一空间大于所述第二空间。

一些实施例提供一种包含P型晶体管的半导体结构。所述P型晶体管包含：半导体衬底，其具有顶表面；第一SiGe纳米线，其在所述半导体衬底的所述顶表面上方；第二SiGe纳米线、第N SiGe纳米线及第N+1SiGe纳米线，其在所述第一SiGe纳米线上方；第一空间，其在所述第一SiGe纳米线与所述第二SiGe纳米线之间；及第二空间，其在所述第N SiGe纳米线与所述第N+1SiGe纳米线之间。所述第一空间大于所述第二空间。

一些实施例提供一种用于制造半导体结构的方法，其包含：(1)在衬底的顶表面上方形成第一纳米线材料及第二纳米线材料堆叠；(2)图案化所述第一纳米线材料及第二纳米线材料堆叠及所述衬底以形成由隔离彼此分离的半导体鳍片；(3)在所述半导体鳍片上方正交地形成虚设栅极；(4)选择性地移除未由所述虚设栅极覆盖的所述第一纳米线材料，由此在源极/漏极区处暴露第二纳米线；(5)移除所述虚设栅极；及(6)选择性地移除先前由所述虚设栅极覆盖的所述第一纳米线材料，由此在沟道区处暴露所述第二纳米线。

尽管已详细描述本发明实施例及其优点，然应了解，在不脱离如由随附权利要求书定义的本发明实施例的精神及范围的情况下，可在本文中进行各种改变、置换及更改。例如，上文所论述的许多过程可以不同方法实施且由其它过程取代，或其组合。

此外，本申请案的范围并不意欲限制于本说明书中所描述的过程、机器、制造、物质组成、构件、方法及步骤的特定实施例。如所属领域的一般技术人员从本发明实施例的揭露将容易明白，可根据本发明实施例利用执行与本文中所描述的对应实施例大体上相同的功能或实现与其大体上相同的结果的目前存在或稍后将发展的过程、机器、制造、物质组成、构件、方法或步骤。因此，随附权利要求书意欲将这些过程、机器、制造、物质组成、构件、方法或步骤包含于其范围内。

符号说明

20A 有源区/PMOS

20B 有源区/NMOS

40 半导体结构

50 半导体结构

100 衬底

100A 第一纳米线材料层(图1)/半导体鳍片/第一鳍片

100B 第二纳米线材料层(图1)/半导体鳍片/第二鳍片

100T 顶表面

101A SiGe纳米线/第一SiGe纳米线/底部SiGe纳米线/SiGe线/硅锗层

101B Si纳米线/第一Si纳米线/底部Si纳米线/Si线/硅层/硅

101P 第一抗穿通(APT)区

101P' 第二抗穿通(APT)区

102A SiGe纳米线/第二SiGe纳米线/SiGe线/硅锗层

102B Si纳米线/第二Si纳米线/Si线/硅层

103 隔离结构/浅沟槽隔离(STI)

103A SiGe纳米线/第三SiGe纳米线/SiGe线/硅锗层

103B Si纳米线/第三Si纳米线/Si线/硅层

104A SiGe纳米线/第四SiGe纳米线/SiGe线/硅锗层

104B Si纳米线/第四Si纳米线/Si线/硅层

105A SiGe纳米线/第五SiGe纳米线/SiGe线/硅锗层

105B Si纳米线/第五Si纳米线/Si线/硅层

130 半导体结构

140 硅及硅锗堆叠

150 输入/输出(I/O)氧化物层

160 虚设栅极

170 硬掩模

180 硬掩模

200 栅极/栅极材料

200' 栅极/栅极材料

201A 源极/漏极区/源极/漏极/源极/漏极材料

201B 源极/漏极区/源极/漏极/源极/漏极材料

201A' 源极/漏极区

201B' 源极/漏极区

1001 第一布植操作(图6)/衬层

1001' 第二布植操作

1002 第一抗穿通(APT)布植操作

1002' 第二抗穿通(APT)布植操作

1001A n型井

1001B p型井

1003 牺牲层

AA' 分割线

BB' 分割线

D1 厚度

D1' 厚度

D2 厚度

D2' 厚度

D3 厚度

D3' 厚度

D4 厚度

D4' 厚度

D5 厚度

D5' 厚度

S1 空间

S1' 空间

S2 空间

S2' 空间

S3 空间

S3' 空间

S4 空间

S4' 空间

S5 空间

S5' 空间

T1 厚度

T1' 厚度

T2 厚度

T2' 厚度

T3 厚度

T3' 厚度

T4 厚度

T4' 厚度

T5 厚度

T5' 厚度