阅读说明：本技术 用于纳米线晶体管的空腔间隔物 (Cavity spacers for nanowire transistors ) 是由 W·许 B·古哈 L·古勒尔 S·查克拉博蒂 J·S·康 B·贝蒂 T·加尼 于 2019-05-29 设计创作，主要内容包括：一种晶体管结构包括基底和位于基底之上的主体。主体包括半导体材料并具有第一端部和第二端部。栅极结构在第一端部与第二端部之间环绕主体,其中栅极结构包括栅电极和栅电极与主体之间的栅极电介质。源极与第一端部接触,并且漏极与第二端部接触。第一间隔物材料位于栅电极的相对侧上和第一端部上方。第二间隔物材料与栅极结构相邻并位于纳米线主体的第一端部下方。第二间隔物材料位于源极和漏极的底表面下方并与源极和漏极的底表面接触。(A transistor structure includes a substrate and a body over the substrate. The body includes a semiconductor material and has a first end and a second end. A gate structure surrounds the body between the first end and the second end, wherein the gate structure includes a gate electrode and a gate dielectric between the gate electrode and the body. The source is in contact with the first end and the drain is in contact with the second end. First spacer material is on opposite sides of the gate electrode and over the first end portion. A second spacer material is adjacent to the gate structure and is located below the first end of the nanowire body. A second spacer material is located below and in contact with the bottom surfaces of the source and drain electrodes.)

用于纳米线晶体管的空腔间隔物

背景技术

半导体器件是利用半导体材料(例如，硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP))的电子特性的电子部件。场效应晶体管(FET)是包括三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制源极和漏极之间的沟道的导电性。在电荷载流子是电子的情况下，FET被称为n沟道器件，在电荷载流子是空穴的情况下，FET被称为p沟道器件。一些FET具有第四端子，例如衬底，其可用于偏置晶体管。另外，金属氧化物半导体FET(MOSFET)包括栅极与沟道之间的栅极电介质。MOSFET也可以被称为金属-绝缘体-半导体FET(MISFETS)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)器件的组合来实现逻辑门和其他数字电路。

FinFET是环绕薄条状半导体材料(通常被称为鳍状物)构建的MOSFET晶体管。FinFET器件的导电沟道位于与栅极电介质相邻的鳍状物的外部部分上。具体地，电流沿着鳍状物的两个侧壁(垂直于衬底表面的侧面)/在鳍状物的两个侧壁内以及沿着鳍状物的顶部(平行于衬底表面的侧面)行进。因为这种配置的导电沟道包括鳍状物的三个不同平面区域(例如，顶部和两侧)，所以这种FinFET设计有时被称为三栅极晶体管。纳米线晶体管(有时被称为全环栅(GAA)或纳米带晶体管)类似于基于鳍状物的晶体管，但是沟道区包括例如纳米线或纳米带而不是鳍状沟道区。在一些这样的GAA晶体管中，栅极材料通常围绕或环绕每个纳米线或纳米带(因此为全环栅)。

具体实施方式

并结合本文所述的附图，将更好地理解本实施例的这些和其他特征。为清楚起见，并非每个部件都在每幅图中标记。此外，如将理解的，附图不一定按比例绘制或旨在将所描述的实施例限制为所示的特定配置。例如，虽然一些附图通常表示直线、直角和光滑表面，但是考虑到制造工艺的现实限制所公开的技术的实际实施方式可能具有不太完美的直线和直角，并且一些特征可能具有表面形貌或者以其他方式是不平滑的。此外，附图中的一些特征可以包括图案化和/或阴影填充，提供其仅是为了帮助在视觉上识别不同的特征。简而言之，提供附图仅仅是为了示出示例性结构。

具体实施方式

公开了用于在具有纳米带和/或纳米线晶体管结构的集成电路中形成沟道间隔物的技术。在各种晶体管结构具有不同宽度(即，沟道宽度或鳍状物宽度)的纳米线/纳米带的情况下，这种技术特别有用。根据一些实施例，本公开的方法使得空腔间隔物与栅极结构能够一致地对准。这种特征对于相同芯片或相同器件上的具有不同纳米线宽度(Wsi)的纳米线晶体管而言是有利的。例如，本公开的技术可以使具有各种纳米线晶体管结构的集成电路(IC)受益，其中一些纳米线晶体管结构位于IC的第一区域中并且具有第一沟道宽度(例如，纳米线晶体管)，而其他的纳米线晶体管结构位于IC的第二区域中，具有与第一沟道宽度不同的第二沟道宽度(例如，纳米带晶体管)。

在根据一个实施例的处理纳米线晶体管结构的方法中，在具有虚设栅极的半导体鳍状物之上沉积第一间隔物材料，其中半导体鳍状物包括半导体材料和牺牲材料的交替叠层。然后去除鳍状物的源极区和漏极区，在虚设栅极下方的沟道区中留下叠层。当去除源极区和漏极区时，可能导致基底中的蚀刻凹槽或凹口。牺牲材料部分地凹入沟道区中以在半导体材料的端部之间限定空腔，随后沉积填充叠层中的空腔的第二间隔物材料。深蚀第二间隔物材料以暴露沟道区(即，纳米线)中的半导体材料的末端。然后可以沉积替代源极和漏极材料。当由于去除源极和漏极而存在蚀刻凹槽时，替代源极和漏极材料在蚀刻凹槽中具有底表面。在一些实施例中，纳米线之间的空腔中的第二间隔物材料在组分上与沿着栅电极的第一间隔物材料不同。如果在形成替代源极/漏极之前没有完全去除，则该第二间隔物材料也可以存在于源极/漏极下方的蚀刻凹槽中。

在一些实施例中，处理方法包括在沉积第二间隔物材料之前去除第一间隔物材料。例如，在去除第一间隔物材料之后，共形地沉积相对厚的第二间隔物材料层(其可以是相同的材料)。在这种情况下，第二间隔物材料形成空腔间隔物(即，在纳米线之间的空腔中)并沿着栅电极的相对面形成沟道间隔物。在一些这样的实施例中，使用原子层沉积(ALD)或化学气相沉积(CVD)来执行间隔物沉积。然后，各向异性地蚀刻第二间隔物材料，以暴露沟道区中的纳米线的末端。然后可以沉积替代源极和漏极材料。在一些这样的实施例中，间隔物材料的残留层保留在源极和漏极下方的衬底上，作为用于去除源极区和漏极区的蚀刻处理的指示。

总体概述

场效应晶体管(FET)已经缩放到越来越小的尺寸，以实现更快的电路操作。这种缩放已经导致纳米线和纳米带晶体管或全环栅(GAA)晶体管的发展。例如，GAA沟道区可以具有在源极区与漏极区之间延伸的一个或多个纳米线，例如在源极区与漏极区之间延伸的竖直纳米线叠置体。在一个示例性方法中，在体硅衬底上形成硅(Si)和硅锗(SiGe)的交替层。然后蚀刻所得到的结构以限定鳍状物，其包括硅子鳍状物和在子鳍状物的顶部上的SiGe和Si的交替层。可以在栅极处理期间去除SiGe，例如通过气相三氟化氯(ClF₃)蚀刻，以释放在鳍状物的源极区与漏极区之间延伸并连接源极区和漏极区的硅纳米线。类似的工艺可以用于释放硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)或其他半导体材料的纳米线。

当在相邻纳米线之间形成空腔间隔物时，出现了纳米线处理的一个挑战。例如，集成电路包括在管芯上彼此相邻的纳米线晶体管结构和纳米带晶体管结构。当不同沟道宽度的器件存在于相同器件或相同电路中时，用于使牺牲材料凹陷的蚀刻工艺通常被配置用于特定的沟道宽度。当针对较小沟道宽度的纳米线定制间隔物蚀刻时，可以在具有较大沟道宽度的器件中欠蚀刻牺牲材料。类似地，当针对具有较大沟道宽度的纳米带定制蚀刻参数时，在较小沟道宽度的纳米线之间过蚀刻牺牲材料。无论是欠蚀刻还是过蚀刻，沉积以填充纳米线之间的空腔的间隔物材料都不与栅电极的边缘对准。为此，由于空腔间隔物相对于栅电极的不良对准，可以降低一个或这两个器件的与电流泄漏或寄生电容相关的性能。

因此，并且根据本公开的各种实施例，提供了用于在具有不同沟道宽度的纳米线器件中形成一致对准的间隔物材料的技术。栅极间隔物可以以两部分过程形成，所述过程包括形成栅极间隔物部分和形成空腔间隔物部分。在一个这样的实施例中，第一间隔物材料沉积在虚设栅极的相对侧上。然后去除源极/漏极区。将纳米线之间的牺牲材料深蚀到多晶硅虚设栅极的边缘。随后在所得到的结构之上沉积第二间隔物材料，其中第二间隔物填充栅极下方的沟道外部的纳米线之间的空腔。深蚀第二间隔物材料以暴露纳米线的末端，用于外延沉积替代源极/漏极材料。作为多次蚀刻工艺的结果，所得到的结构可以包括基底材料中的蚀刻凹槽或凹口。例如，蚀刻凹槽与纳米线的端部相邻并且向下延伸到栅极两侧的基底材料(例如，硅)中。另外，这样的实施例可以展示两种组分不同的间隔物材料。例如，第一间隔物材料(例如，氮化硅)是沿着栅电极的相对侧并且在顶部纳米线上方设置的栅极间隔物。第二间隔物材料(例如，氮化钛)是空腔间隔物，其占据刚好位于栅电极下方的沟道区外部的纳米线端部之间的空腔。

在一个实施例中，第一间隔物材料是沉积在虚设栅极之上的牺牲间隔物材料。在深蚀纳米线之间的牺牲层之后，去除牺牲间隔物材料，然后沉积第二间隔物材料。第二沉积同时形成栅极间隔物和空腔间隔物，并且是相对较厚的间隔物材料层。然后可以执行各向异性蚀刻以暴露纳米线以准备形成源极/漏极区。在一些这样的实施例中，各向异性蚀刻不会从衬底去除所有的间隔物材料。结果，在源极/漏极材料下方存在残留的间隔物材料。即，在源极/漏极的底部与衬底之间存在一层间隔物材料。

注意，本文中使用“源极/漏极”仅旨在表示源极区或漏极区或者源极区和漏极区二者。为此，除非另有说明，否则如本文中使用的斜杠(“/”)表示“和/或”，并且不旨在暗示关于源极区和漏极区或本文中与斜杠一起列出的任何其他材料或特征的任何特定结构限制或布置。

使用诸如以下的工具可以检测本文提供的技术和结构的使用：电子显微镜，包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)；复合映射；X射线晶体学或衍射(XRD)；能量色散X射线光谱(EDX)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或层析成像；局部电极原子探针(LEAP)技术；3D层析成像；或高分辨率的物理或化学分析，仅举几个适当的示例性分析工具。例如，TEM可以用于显示器件结构的截面。在一个示例中，这种工具可以指示finFET晶体管结构，其中间隔物材料位于源极和/或漏极材料的底表面与基底材料之间。在另一个示例中，TEM可以用于指示具有两种组分不同的沟道间隔物材料的纳米线晶体管结构，例如用作顶部纳米线或纳米带下方的空腔间隔物部分的第一材料和用作顶部纳米线或纳米带上方的沿着栅电极的栅极间隔物的第二材料。在一些实施例中，可以基于从其使用得到的益处来检测本文所述的技术，其包括由于金属层与半导体材料之间的重叠减少而导致的寄生电容减小的沟道材料、减少的晶体管结构变化、减少的泄漏、和/或其他改进的器件性能。鉴于本公开，许多配置和变化将是显而易见的。

如在本文中所使用的，术语“纳米线”不限于特定截面形状的结构，而是包括矩形、正方形、梯形、“跑道”(例如，由圆形端部连接的平行侧边)、圆形、椭圆形、细长的和其他截面形状的结构。具体地，根据一些实施例，纳米线是具有数十纳米或以下的数量级的厚度或直径以及无约束长度的结构。纳米线可以由半导体材料，半导体的金属氧化物，金属或碳纳米管制成。而且，虽然参考具有纳米线的结构讨论了一些实施例，但是本公开还适用于具有纳米带和纳米片的结构、以及包含具有纳米线和纳米带/纳米片的结构的集成电路。

进一步注意，如在本文中关于纳米线或纳米带使用的术语“末端”不必是给定长度的绝对末端或终止末端。相反，末端可以简单地指代纳米线/纳米带包括源极区或漏极区的部分。例如，在源极/漏极区与沟道区连续的情况下，例如当源极/漏极区是形成纳米线的多层结构的掺杂部分时，“末端”可以是指纳米线/纳米带包括源极/漏极区以及栅极间隔物下方的区域(如果栅极间隔物存在的话)的部分。在其他情况下，例如在源极/漏极区是替代或外延源极/漏极区的情况下，末端可以是栅极间隔物内和/或源极/漏极区与沟道区之间的纳米线/纳米带的部分。

如本文所讨论的，使用参考方向的术语，例如向上、向下、竖直、水平、左、右、前、后等，以便于描述具有在水平平面中延伸的基底或衬底的集成电路的实施例。本公开的实施例不受这些方向性参考的限制，并且可以预期根据本公开的集成电路和器件结构可以在任何取向上使用。

本文中“IV族半导体材料”(或“IV族材料”或通常“IV”)的使用包括至少一种IV族元素(例如，硅、锗、碳、锡)，如硅(Si)、锗(Ge)、硅锗(SiGe)等。本文中“III-V族半导体材料”(或“III-V族材料”或通常“III-V”)的使用包括至少一种III族元素(例如，铝、镓、铟)和至少一种V族元素(例如，氮、磷、砷、锑、铋)，如砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟铝(InAlAs)、磷化镓(GaP)、锑化镓(GaSb)、磷化铟(InP)、氮化镓(GaN)等。注意，例如，III族也可以被称为硼族或IUPAC族13，IV族也可以被称为碳族或IUPAC族14，并且V族也可以被称为氮族或IUPAC族15。

如本文中所使用的“组分上不同”或“组分上相异”的材料是指具有不同化学组分的两种材料。这种组分不同可以是，例如，借助于在一种材料中但不在另一种材料中的元素(例如，SiGe在组分上不同于硅)，或者通过一种材料具有与第二种材料相同的所有元素但是这些元素中的至少其中之一在一种材料中相对于另一种材料有意地以不同的浓度提供(例如，具有70原子百分比的锗的SiGe在组分上不同于具有25原子百分比的锗的SiGe)。除了这种化学组分差异之外，材料还可以具有不同的掺杂剂(例如，镓和镁)或相同的掺杂剂，但浓度不同。在其他实施例中，组分上不同的材料还可以指具有不同结晶取向的两种材料。例如，(110)硅在组分上与(100)硅相异或不同。例如，可以利用毯覆晶圆层转移(blanketwafer layer transfer)来实现构造不同取向的叠置体。

注意，如在本文中所使用的，表述“X包括A或B中的至少一个”是指X可以例如仅包括A，仅包括B，或包括A和B二者。为此，X包括A或B中的至少一个不应被理解为X需要A和B中的每一个，除非明确如此说明。例如，表述“X包括A和B”是指X明确包括A和B。此外，对于任何数量大于2的对象都是如此，其中这些对象中的“至少一个”包括在X中。例如，如在本文中所使用的，表述“X包括A、B或C中的至少一个”是指X可以仅包括A，仅包括B，仅包括C，仅包括A和B(不包括C)，仅包括A和C(不包括B)，仅包括B和C(不包括A)，或包括A、B和C中的每一个。即使A、B或C中的任何一个恰好包括多种类型或变化，也是如此。为此，X包括A、B或C中的至少一个不应被理解为X需要A、B和C中的每一个，除非明确如此说明。例如，表述“X包括A、B和C”是指X明确包括A、B和C中的每一个。同样地，表述“X包括在A或B中的至少一个中”是指X可以例如仅包括在A中，仅包括在B中，或者包括在A和B二者中。如将理解的，上面关于“X包括A或B中的至少一个”的讨论同样适用于此。

架构和方法

图1示出了根据本公开的实施例的示例性半导体结构100的截面图。图1的示例是纳米线晶体管结构，其包括全环栅配置中的半导体材料的鳍状物102，在鳍状物102上具有两个栅极结构150。该截面是穿过鳍状物102，平行于纳米线沟道区110并垂直于每个栅极结构150截取的。半导体结构100包括每个栅极结构150下方的沟道区110，其中每个沟道区110包括在位于沟道区110的相对侧上的源极/漏极区120之间延伸的一个或多个纳米线112。源极/漏极区120位于半导体材料的基底或衬底115上。衬底115在源极/漏极区120下方限定凹口117。例如，与栅极结构下方(即，沟道中)的基底115材料相比，基底115材料在凹口117中凹陷。由于源极/漏极120材料形成在凹口117中，所以源极/漏极120部分地凹入到基底中。凹口117例如由间隔物蚀刻处理产生，如下面将更详细地讨论的。在一些实施例中，凹口117延伸到基底115中5到50nm。在一些实施例中，凹口117包括与用于空腔间隔物157的材料相同的间隔物材料的残留层。

栅极结构150以全环栅(GAA)配置环绕纳米线112。在图1所示的示例中，示出了两个栅极结构150，每个栅极结构150具有环绕纳米线112的主体的栅极电介质152、以及栅极电介质152上的栅电极154。在一个示例中，栅电极154包括多晶硅、金属，或其他适当的材料。如将理解的，层间电介质130(ILD)层位于源极/漏极120的顶部并填充相邻结构之间的开放区域。

栅极间隔物155包括沿栅电极154的相对侧的栅极间隔物部分156。例如，栅极间隔物部分156在该结构中位于顶部纳米线112上方。栅极间隔物155还包括纳米线112的端部112a下方的空腔间隔物部分157。例如，纳米线112的端部112a恰好位于沟道区110的外部，沟道区110位于栅电极154下方。与栅电极154相邻的空腔间隔物部分157和与栅电极154相邻的栅极间隔物部分共线。在具有不同宽度的纳米线112和纳米带的集成电路中，空腔间隔物部分157可以形成为沿着纳米线/纳米带112横向延伸使得空腔间隔物部分157与栅电极154的边缘相邻并与栅极间隔物部分156和栅电极154之间的边界共线。下面参考方法200更详细地讨论处理这种集成电路。

栅极间隔物155可以由一种或多种材料形成，例如氮化硅(Si₃N₄)、氮氧化硅(SiON)或碳氧化硅(SiOC)、或低k电介质。在此，“低k电介质”是指介电常数低于约为3.9的二氧化硅(SiO₂)的介电常数的材料。在一个实施例中，栅极间隔物部分156在组成上与空腔间隔物部分157不同。在一些这样的实施例中，栅极间隔物部分156和空腔间隔物部分157中的不同材料可以通过SIMS、TEM EDX映射或原子探针层析成像来识别。根据一些实施例，在栅极间隔物155中存在组分上不同的材料是两步沉积间隔物材料的证据，对于沉积的两层间隔物材料中的每一层沉积一次。在其他实施例中，栅极间隔物部分156和空腔间隔物部分157中的材料是相同的材料，即使栅极间隔物155的两个部分可以在不同的工艺中沉积。

图2示出了根据本公开的实施例的另一半导体结构100的截面图。类似于图1的实施例，截面是穿过鳍状物102，平行于纳米线沟道区110并垂直于每个栅极结构150截取的。在该实施例中，栅极结构150具有全环栅配置，其中栅极电介质152环绕每个纳米线112的主体并且栅电极154位于栅极电介质152上。

在该示例中，栅极间隔物155包括沿栅电极154的相对侧的栅极间隔物部分156、以及纳米线112的端部112a下方的空腔间隔物部分157。例如，空腔间隔物部分157横向位于栅电极157的外侧，并且竖直位于每个纳米线112的端部112a的下方。空腔间隔物部分157的内边缘与栅极间隔物部分156的内边缘对准。即，空腔间隔物部分157和栅极间隔物部分156沿栅电极154竖直对准。空腔间隔物部分157的内边缘横向延伸到栅极结构的边缘。在一些这样的实施例中，空腔间隔物部分157在每个纳米线112的上方和下方提供一致的栅电极154的宽度。例如，空腔间隔物部分沿着纳米线112横向延伸到顶部纳米线112上方的栅极间隔物部分156与栅电极154之间的竖直边界的预定距离内。在一些实施例中，该预定距离不大于2nm，不大于1nm，或不大于0.5nm。因此，沟道间隔物部分156和栅极间隔物部分157更一致地对准，特别是当单个管芯或芯片具有不同沟道宽度的晶体管结构时。

在该示例性实施例中，栅极间隔物部分156和空腔间隔物部分157是相同的材料。栅极间隔物155的材料也作为每个沟槽117中的源极/漏极120下方的残留层158存在。间隔物材料的残留层158可以例如由处理栅极间隔物155产生，如下面更详细地讨论的。在一个示例中，间隔物材料共形地沉积在半导体结构100之上，然后对其进行深蚀以限定空腔间隔物部分157并在外延形成源极/漏极区120之前暴露纳米线112的末端。在将间隔物深蚀到所需的位置的过程中，可以不从凹口117中去除所有的间隔物材料。因此，当沉积源极/漏极120的替代材料时，间隔物材料的残留层158存在于凹口117的底部中。下面更详细地讨论处理半导体结构100的各种实施例的细节。

现在转向图3-4，流程图示出了根据一些实施例的处理纳米线结构的方法200中的过程。图3示出了方法200的示例性过程，并且图4示出了完成220纳米线晶体管结构所涉及的过程的示例。将参考图5-14中所示的示例性结构讨论方法200。

图3的方法200开始于提供202半导体鳍状物，其具有沟道材料和牺牲材料的叠层，并且在鳍状物上具有虚设栅极结构。图5A-5C示出了这种结构的示例的视图。图5A示出了透视图，图5B示出了沿着图5A的线B-B穿过栅极结构截取的截面图，图5C示出了沿着图5A的线C-C穿过鳍状物截取的截面图。在该示例中，半导体结构100包括在X方向上具有不同沟道宽度(W)或横向厚度的两个鳍状物102。每个鳍状物102具有叠层104，叠层104限定从衬底或基底115竖直向上延伸的鳍状物102。叠层104包括交替的沟道材料111和牺牲材料114的层，从基底115上的牺牲材料114开始。尽管顶层在图5A-5C中作为沟道材料111示出，但一些实施例可以包括牺牲材料114、氧化物(例如，SiO₂)、氮化物(例如，Si₃N₄)的附加层、或在各种过程期间保护顶层沟道材料113的其他材料层。然而，在该示例中，意图去除鳍状物102的在栅极结构外部的暴露部分并用替代源极/漏极材料替换，如下面将更详细地讨论的。因此，顶部保护层的缺失可能有利于促进去除鳍状物102的这些部分。根据本公开，许多变化和实施例将是显而易见的。

具有不同沟道宽度(Wsi)的鳍状物102可以通过促进空腔间隔物沿沟道的一致对准而受益于本公开的方法。在一些实施例中，一个或多个第一鳍状物102具有第一沟道宽度，而一个或多个第二鳍状物102具有第二沟道宽度。在一个实施例中，第一沟道宽度和第二沟道宽度可以为5nm至100nm。第一沟道宽度可以是第二沟道宽度的1.5倍、2倍、3倍、4倍、5倍、10倍、20倍或某个其他倍数(或反之亦然)。类似地，第一沟道宽度可以与第二沟道宽度相差2-10nm、10-20nm、20-50nm，或50-100nm。在一个示例中，集成电路的第一部分包括具有5-20nm的第一沟道宽度的鳍状物102和具有25-50nm的第二沟道宽度的鳍状物102。

例如，在一些实施例中，如对于CMOS应用，沟道材料113可以在形成于衬底的不同区域上的鳍状物102中不同。例如，第一层沟道材料113可以形成在硅基底115的第一区域上，以用于一个或多个p沟道晶体管器件(例如，一个或多个PMOS器件)，并且第二层沟道材料113可以形成在硅基底115的第二区域上，以用于一个或多个n沟道晶体管器件(例如，一个或多个NMOS器件)。根据一些实施例，不同的沟道材料113可以结合不同的沟道宽度。例如，第一多个鳍状物102具有第一沟道材料113和第一沟道宽度；第二多个鳍状物102具有与第一沟道材料113在组分上不同的第二沟道材料113、以及与第一沟道宽度不同的第二沟道宽度。

基底115上的虚设栅极结构130在垂直于鳍状物102的方向上在每个鳍状物102之上延伸。如图5A-5C所示，虚设栅极结构130具有三栅极配置并接触鳍状物102的相对侧面和顶表面。在一个示例中，虚设栅极结构130包括在虚设栅极的顶面上的硬掩模160。选择硬掩模160以承受并保护虚设栅极材料(例如，多晶硅)不受去除叠层104的暴露区域的蚀刻处理的影响。

在一些实施例中，基底115是或包括IV族半导体材料，例如单晶硅或锗。在其他实施例中，基底115是或包括III-V族半导体材料，例如GaAs、InGaAs、AlGaAs或AlAs，仅举几个示例。在一些实施例中，基底115可以或可以不掺杂有适当的掺杂剂(例如，硼、磷和/或砷)。在掺杂基底116的实施例中，例如可以以在1E16到1E22个原子每立方厘米的范围内的掺杂剂浓度对其进行n型掺杂(例如，用磷或砷)或进行p型掺杂(例如，用硼)。在一些实施例中，子鳍状物可以具有多层结构，包括两个或更多个不同的层(在组分上可以是或可以不是不同的)。在一些实施例中，子鳍状物可以包括一种或多种材料浓度遍及至少一部分子鳍状物材料的渐变(例如，增加和/或减少)。

在一些实施例中，基底110可以包括绝缘体上Si(SOI)结构，其中绝缘体/电介质材料(例如，氧化物材料，如二氧化硅)夹置在两个Si层之间(例如，在掩埋氧化物(BOX)结构中)，或顶层包括Si的任何其他适当的起始衬底。例如，在一些实施例中，基底可以掺杂有任何适当的n型和/或p型掺杂剂，掺杂剂浓度在1E16至1E22个原子每立方厘米的范围内。例如，可以以至少为1E16个原子每立方厘米的掺杂浓度使用适当的受主(例如硼)对硅基底进行p型掺杂，或者使用适当的施主(例如，磷、砷)对其进行n型掺杂。然而，例如，在一些实施例中，基底可以是未掺杂的/本征的或相对最小掺杂的(例如包括小于1E16个原子每立方厘米的掺杂剂浓度)。在一些实施例中，基底是基本上由Si组成的硅衬底。在其他实施例中，基底可以主要包括Si，但也可以包括其他材料(例如，给定浓度的掺杂剂)。而且，注意基底材料可以包括相对高质量或器件质量的单晶硅或提供适当的模板或种子表面的其他材料，由所述表面可以形成其他单晶半导体材料特征和层。因此，除非另有明确说明，否则本文所述的基底不旨在限于仅包括Si的基底。

在一些实施例中，基底可以具有由米勒指数(100)、(110)或(111)描述的结晶取向，或其等同物，如根据本公开将显而易见的。尽管为了便于说明，将该示例性实施例中的基底示出为具有与附图中的其他层类似的厚度(在Y轴方向上的尺寸)，但是基底可以例如比其他层相对厚得多，如具有1至950微米的范围内(或20至800微米的子范围内)的厚度，或根据本公开将显而易见的任何其他适当的厚度或厚度范围。在一些实施例中，基底可以包括多层结构，包括在组分上可以是或可以不是不同的两个或更多个不同的层。在一些实施例中，基底可以包括一种或多种材料浓度遍及至少一部分材料的渐变(例如，增加和/或减少)。在一些实施例中，基底可以用于一个或多个其他IC器件，例如各种二极管(例如，发光二极管(LED)或激光二极管)、各种晶体管(例如，MOSFET或TFET)、各种电容器(例如，MOSCAP)、各种微机电系统(MEMS)、各种纳米机电系统(NEMS)、各种射频(RF)器件、各种传感器、或任何其他适当的半导体或IC器件，这取决于最终用途或目标应用。因此，在一些实施例中，本文所述的结构可以包括在片上系统(SoC)应用中，如根据本公开将显而易见的。

叠层104可以直接形成在基底115上，从一层牺牲材料120开始，接着是一层沟道材料113，然后是可选的牺牲材料120和沟道材料113的附加层对。可选地，顶层牺牲材料120位于顶层沟道材料113的顶部上。例如，基底115上的第一(底部)层是牺牲材料，最终(顶部)层也是牺牲材料，从而在牺牲材料120的层之间提供沟道材料113的层。在一个示例性实施例中，基底是体单晶硅(Si)，牺牲材料120是硅锗(SiGe)，并且沟道材料113是以适当的掺杂剂和浓度掺杂的硅。在另一示例中，基底150是石墨烯，牺牲材料120是镓，并且沟道材料113是砷化镓(GaAs)。如将理解的，也可以使用其他材料组合。例如，在示例性实施例中，给定沟道层可以包括IV族和III-V族半导体材料的交替层，其中IV族或III-V族材料是牺牲性的，以能够形成一个或多个纳米线。例如，在一些实施例中，给定的沟道材料层可以包括5nm至50nm范围内(或者5-45、5-40、5-35、5-30、5-25、5-20、5-15、5-10、10-40、10-30、10-20、15-40、15-30、15-20、20-40、20-30和30-40nm的子范围内)的竖直沟道高度(Y轴方向上的尺寸)和/或至多50、40、30、25、20、15或10nm的最大竖直厚度。根据本公开，其他适当的材料和沟道高度要求或阈值将是显而易见的。

可以使用任何适当的处理来形成叠层104，例如毯覆层的一个或多个沉积或外延生长工艺，随后进行图案化和蚀刻以将毯覆层形成为鳍状物，如根据本公开将显而易见的。在一个实施例中，可以使用逐层外延生长在基底115上形成牺牲材料120和沟道材料113的交替层作为毯覆层。例如，每个鳍状物可以具有10-500nm范围内(或者10-50、20-100、20-200、20-300、20-400、50-100、50-200、50-300、50-400、50-500、100-250、100-400、100-500、200-400或200-500nm的子范围内)的竖直鳍状物高度(Y轴方向上的尺寸)，和/或至多500、450、400、350、300、250、200、150、100或50nm的最大竖直鳍状物高度。例如，在一些实施例中，每个鳍状物可以包括2-50nm范围内(或者2-5、2-10、5-10、5-20、5-30、5-50、10-20、10-30、10-50、20-30、20-50或30-50nm的子范围内)的水平鳍状物宽度(X轴方向上的尺寸)和/或至多50、30，20、10或5nm的最大水平鳍状物宽度。在一些实施例中，鳍状物高度与鳍状物宽度的比可以大于1，例如大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9、10、15、20，或大于任何其他适当的阈值比率，如根据本公开将显而易见的。根据本公开，其他适当的材料和厚度值/范围/阈值将是显而易见的。

图3的方法200可选地继续为用中性掺杂剂或注入物注入204源极/漏极区。这种处理对于通过破坏材料的晶格结构中的键将单晶材料转换成非晶材料是有用的。例如，当牺牲材料层是沉积的单晶硅锗(SiGe)时，可以将硅、锗或氩的分子注入到暴露的源极/漏极区120中。组合物中已经存在的物质，或其他中性掺杂剂分子，可以用于注入204过程。这种注入204过程导致源极/漏极区120中的非晶材料，其蚀刻得比存在于沟道区110中的相同材料的单晶形式快得多。增强的非晶材料的蚀刻速率有助于去除源极/漏极材料，对虚设栅极结构150下方的牺牲材料120的影响最小。因此，在具有不同沟道宽度的纳米线器件中，沟道区110中的牺牲材料120(例如，SiGe)可以更均匀地凹陷至虚设栅极(例如，多晶硅)的边缘。在随后的处理中过蚀刻牺牲材料120的情况下，过蚀刻(进入沟道区110)的程度减小。在一些实施例中，注入204源极/漏极区102不需要单独沉积栅极间隔物155的栅极间隔物部分156和空腔间隔物部分157。例如，由于注入材料的蚀刻速率增加，而使牺牲材料120与沟道区110中(即，虚设栅极下方)的沟道材料113的末端充分对准。因此，注入104源极/漏极区120可以使方法200能够省略多步栅极间隔物处理，而是在单个过程中形成栅极间隔物。这样，在一些实施例中，方法200前进到形成206栅极间隔物，去除208源极/漏极区，然后跳到外延形成219最终的源极/漏极材料。在利用注入204的方法的实施例中，基底115可以包含最终的源极/漏极区120下方的残留注入物。

在不利用注入204的方法200的实施例中，或利用注入204作为附加过程的实施例中，图3的方法200继续206为在图5A-5C的结构之上形成206间隔物材料层。例如，间隔物材料层沉积在虚设栅极叠置体上，叠层上和暴露的基底115上。图6是沿图5A中线C-C截取的截面图，并且示出了图5C的半导体结构100，添加了栅极间隔物部分157的材料。图6示出了基底115中的注入区域170，如在执行注入204过程的一些实施例时可能存在的。

图3的方法200继续为去除208鳍状物102的源极/漏极区。使用各向异性蚀刻，例如，将S/D区中的叠层104蚀刻到基底115。图7是沿着图5A的线C-C截取的截面图，示出了在去除208源极/漏极区120之后的栅极结构150下方的叠层104。鳍状物102的沟道区110在虚设栅极结构150下方保持完整，虚设栅极结构150包括其顶面上具有硬掩模160的虚设栅电极154、以及沿着虚设栅电极154的相对面的栅极间隔物的栅极间隔物部分156。牺牲材料114被示出为与沟道材料113的相对端对准，这可以是注入源极/漏极区以引起所述材料的快速蚀刻去除的情况。当使用各向异性蚀刻去除208源极/漏极时，沟道区中的牺牲材料114受蚀刻过程的影响最小。然而，在一些实施例中，去除208源极/漏极区120的蚀刻过程可以使牺牲材料114略微凹入到沟道区110中。为了完全去除源极/漏极区120的材料，通常在基底115中产生沟槽117，除非在去除牺牲材料114之后可以控制蚀刻过程停止。缺少用于去除源极/漏极区120的蚀刻过程对其基本上不起作用的基底115材料的情况下，通常产生沟槽117。在注入源极/漏极区的实施例中，注入区170可以保留在沟槽117的下方和/或侧面。

图3的方法200继续为在沟道区110中使牺牲材料114凹陷210。在一个实施例中，牺牲材料114横向凹陷210到大约虚设栅电极154与栅极间隔物的栅极间隔物部分156之间的竖直边界。图8A-8C分别示出了透视图、沿图8A中的线B-B截取的截面图、以及沿图8A中的线C-C截取的截面图。由于在先前过程中去除208鳍状物102的对应于源极/漏极区120的部分，因此在基底115中形成沟槽117。牺牲材料114保留在虚设栅电极156下方的沟道区110中的每层沟道材料113下方，但是已被底切以在沟道材料113的端部之间限定空腔118，例如图8C中所示。在随后的处理中，这些空腔118可以用间隔物材料填充，作为栅极间隔物的一部分。

已经使牺牲材料114凹陷，半导体结构100准备好沉积空腔间隔物材料。在一个实施例中，首先去除栅极间隔物部分156的材料，然后沉积相对厚的间隔物材料层，所述间隔物材料将用于栅极间隔物部分156和空腔间隔物部分157二者。在另一个实施例中，在例如图8A-8C中所示的结构之上沉积空腔间隔物材料层，其中空腔间隔物材料填充虚设栅极结构150下方的沟道材料113的端部之间的空腔118。下面将更详细地讨论这些实施例中的每一个。

参考图3中的流程图的左侧选项，方法200的一个实施例继续为在暴露的表面上共形地沉积212第二层间隔物材料。间隔物材料沉积在栅极结构的侧面和顶部上，基底的顶表面上，并填充栅极下方的沟道材料之间的空腔。图9示出了示例性结构的截面图，所述示例性结构包括沉积在图8C中所示的结构之上的第二层间隔物材料。第二间隔物材料122层位于结构100的所有暴露表面上，包括虚设栅极结构150的顶部和侧面以及基底115的顶表面。第二间隔物材料122层填充沟道区110中的沟道材料113的端部之间的空腔118。第二间隔物材料122也沿着虚设栅极结构150的侧面位于第一间隔物材料121上。在一些实施例中，第二间隔物材料122在组分上不同于第一间隔物材料。在其他实施例中，第二间隔物材料122与第一间隔物材料121相同。

参考图3中的流程图的右侧选项，方法200的另一实施例继续为去除213第一间隔物材料121，接着沉积第二间隔物材料122。可以使用任何适当的湿法或干法蚀刻处理(包括各向同性湿法或干法蚀刻处理)来执行第一间隔物材料121的去除213。第二间隔物材料122可以以相对厚的层共形地沉积215到暴露表面，以形成栅极间隔物155的栅极间隔物部分156和空腔间隔物部分157二者。第二空腔材料122位于虚设栅极结构150的顶部和侧面上，基底115的顶部上(包括在沟槽117中)，以及在沟道材料113的端部之间的空腔118中。

在沉积第二间隔物材料122之后，无论是在第一间隔物材料121之上还是在去除第一间隔物材料121之后，蚀刻216第二间隔物材料122以暴露沟道材料113的末端。例如，使用各向异性蚀刻工艺向下蚀刻216穿过第二间隔物材料122。图11A示出了所得到的半导体结构100的一个示例的透视图。图11B是沿图11A的线B-B截取的截面图，并且图11C是沿图11A的线C-C截取的截面图。在该示例中，虚设栅极结构150包括第一间隔物材料121的栅极间隔物部分156、以及第二间隔物材料122的空腔间隔物部分157。沟道材料113的末端暴露在栅极间隔物155的侧表面处。已从基底115中的沟槽117中去除第二间隔物材料122，但情况并非总是如此。当按照使用第一间隔物材料121和第二间隔物材料122的过程212时，可以以较薄的层沉积第二间隔物材料122，因此增加了在蚀刻216第二间隔物材料122时从沟槽117中完全去除第二间隔物材料122的可能性。

图12A-12C示出了在蚀刻216第二间隔物材料122之后得到的半导体结构100的另一示例。图12A是透视图。图12B是沿图12A的线B-B截取的截面图，并且图12C是沿图12A的线C-C截取的截面图。在该示例中，虚设栅极结构150包括栅极间隔物部分156和空腔间隔物部分157，二者都由第二间隔物材料122形成。沟道材料113的末端暴露在栅极间隔物155的表面处。第二间隔物材料122的残留层158保留在基底115中的沟槽117中。当按照去除第一间隔物材料121然后沉积第二间隔物材料122的过程213-215时，通常以较厚的层沉积第二间隔物材料122以便填充空腔118，因此增加了在蚀刻216第二间隔物材料122时没有从沟槽117中完全去除第二间隔物材料122的可能性。

方法200继续为形成218替代源极/漏极结构。例如，形成218替代源极和漏极材料可以使用任何适当的技术来执行，例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)或液相外延(LPE)。在一些实施例中，源极区和漏极区可以一次一个极性地形成，例如处理n型区和p型区中的一个，然后处理n型区和p型区中的另一个。在一些实施例中，源极区和漏极区可以包括任何适当的掺杂方案，例如包括适当的n型和/或p型掺杂剂(例如，浓度在1E16至1E22个原子每立方厘米的范围内)。然而，例如，在一些实施例中，至少一个源极或漏极区可以是未掺杂的/本征的或相对最小掺杂的，例如包括少于1E16个原子每立方厘米的掺杂剂浓度。

图3的方法200继续为完成220晶体管结构。图4示出了在一些实施例中用于完成220晶体管结构的示例性工艺流程，包括去除222虚设栅极结构，去除224纳米线之间的牺牲材料，替代栅极处理226，源极/漏极触点处理228，以及完成230集成电路。

在一个实施例中，完成220晶体管可以开始于去除222栅极间隔物之间的虚设栅电极以暴露鳍状物的沟道区。例如，使用适于硬掩模材料的蚀刻工艺去除硬掩模。然后，可以使用湿法蚀刻工艺(例如，硝酸/氢氟酸)、各向异性干法蚀刻或其他适当的蚀刻工艺来去除虚设栅电极(例如，多晶硅)，如将理解的。在该处理阶段，沟道材料和牺牲材料的叠层在沟道区中暴露，并且叠层的末端由间隔物材料保护。然后可以通过蚀刻处理去除叠层中的牺牲材料，以释放在源极区与漏极区之间延伸并接触源极区和漏极区的沟道材料的纳米线。

在释放纳米线之后，根据一些实施例，方法200继续为处理226最终栅极叠置体。在一个示例中，使用栅极最后制造流程形成最终栅极叠置体，其可以被认为是替代栅极或替代金属栅极(RMG)工艺。在利用纳米线沟道结构的实施例中，栅极叠置体基本上(或完全)围绕沟道区中的每个纳米线主体部分。例如，栅极叠置体环绕栅极间隔物之间的每个纳米线主体的至少80％、85％、90％、95％或更多。处理226最终栅极叠置体包括在沟道区中的暴露的纳米线主体上沉积栅极电介质，随后在栅极电介质上形成栅电极。可以使用任何适当的技术，例如包括旋涂或CVD沉积。例如，栅极电介质可以包括任何适当的氧化物(例如，二氧化硅)、高k电介质材料和/或任何其他适当的材料，如根据本公开将显而易见的。高k电介质材料的示例包括氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌，提供一些示例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质进行退火以改善其质量。例如，栅电极可以包括多种材料，例如多晶硅或各种适当的金属或金属合金，例如铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、氮化钛(TiN)或氮化钽(TaN)。

例如，在一些实施例中，栅极电介质和/或栅电极包括两个或更多个材料层的多层结构。例如，在一些实施例中，可以采用多层栅极电介质来提供从沟道区到栅电极的更平缓的电转变。在一些实施例中，栅极电介质和/或栅电极可以包括在部件的至少一部分中渐变(例如，增加和/或减少)的一种或多种材料的含量或浓度。在一些实施例中，一个或多个附加层也可以存在于最终栅极叠置体中，例如一个或多个相对高或低功函数层和/或其他适当的层。鉴于本公开，许多不同的栅极叠置体配置将是显而易见的。

图13A-13C示出了在处理226最终栅极叠置体之后的示例性半导体结构100。图13A是透视图，图13B是沿图13A的线B-B截取的截面图，并且图13C是沿图13A的线C-C截取的截面图。源极/漏极区120接触从沟道区110延伸的纳米线112的末端，并占据基底115中的凹口117。在该示例中，源极/漏极120材料接触基底115而没有居间的间隔物材料的残留层；然而，在其他实施例中，凹口117可以包含间隔物材料的残留层，如下面将参照图14A-14C所讨论的。栅极结构150的栅极电介质152和栅电极154环绕每个纳米线112，其中栅极电介质152位于栅电极154与纳米线112之间。图13A-13C的示例性结构示出为没有位于基底上并且向上延伸到栅极结构150的顶部的层间电介质(ILD)层。这样的层可能会为后续处理(例如，形成源极和漏极触点)存在，如将理解的。

图14A-14C示出了在处理226最终栅极叠置体之后的另一示例性半导体结构100。图14A是透视图，图14B是沿图14A的线B-B截取的截面图，并且图14C是沿图14A的线C-C截取的截面图。源极/漏极区120接触从沟道区110延伸的纳米线112的末端，并占据基底115中的凹口117。在该示例中，源/漏极120材料接触凹口117中的间隔物材料的残留层158。在该示例中，凹口117中的间隔物材料与在纳米线112的末端之间的空腔间隔物部分157中发现的间隔物材料相同，并且与在栅极间隔物部分156中发现的间隔物材料相同。栅极结构150的栅极电介质152和栅电极154环绕每个纳米线112，其中栅极电介质152位于栅电极154与纳米线112之间。图14A-14C的示例性结构示出为没有位于基底上并且向上延伸到栅极结构150的顶部的层间电介质(ILD)层。这样的层可能会为后续处理(例如，形成源极和漏极触点)存在，如将理解的。

方法200继续为形成228源极/漏极触点。在一些实施例中，可以使用任何适当的技术形成228源极和漏极触点，例如在相应的源极/漏极区之上的ILD层中形成触点过孔，然后在过孔中沉积金属或金属合金(或其他适当的导电材料)。例如，在一些实施例中，形成228源极/漏极触点可以包括硅化、锗化、III-V化和/或退火过程。例如，在一些实施例中，源极和漏极触点可以包括铝或钨，尽管可以使用任何适当的导电金属或合金，例如银、镍-铂或镍-铝。例如，在一些实施例中，源极和漏极触点中的一个或多个可以包括电阻减小金属和触点插塞金属，或仅包括触点插塞金属。触点电阻减小金属的示例包括镍、铝、钛、金、金-锗、镍-铂、镍-铝和/或其他这样的电阻减小金属或合金。触点插塞金属的示例包括铝、铜、镍、铂、钛或钨、或其合金，尽管可以使用任何适当的导电触点金属或合金。在一些实施例中，如果需要的话，附加层可以存在于源极和漏极触点区域中，例如粘附层(例如，氮化钛)和/或衬层或阻挡层(例如，氮化钽)。例如，在一些实施例中，触点电阻减小层可以存在于给定的源极或漏极区与其相应的源极或漏极触点之间，例如相对高掺杂(例如，掺杂剂浓度大于1E18、1E19、1E20、1E21、或1E22个原子每立方厘米)的居间半导体材料层。例如，在一些这样的实施例中，触点电阻减小层可以包括基于相应的源极或漏极区所包括的材料和/或掺杂剂浓度的半导体材料和/或杂质掺杂剂。

根据一些实施例，方法200继续为根据需要完成230通用集成电路(IC)。例如，完成IC的这种附加处理可以包括后段或后段制程(BEOL)处理以形成一个或多个金属化层和/或互连所形成的晶体管器件。

方法200可以包括任何其他适当的处理，如根据本公开将显而易见的。注意，为了便于说明，以特定顺序示出和说明了方法200中的过程。然而，根据一些实施例，可以以不同的顺序执行或者可以根本不执行(因此是可选的)所述过程中的一个或多个。鉴于本公开，方法200和本文所述的技术的许多变化将是显而易见的。

多种不同的晶体管器件可以受益于本文所述的技术，包括但不限于具有全环栅(GAA)配置的各种场效应晶体管(FET)，例如金属氧化物半导体FET(MOSFET)、隧道FET(TFET)和费米滤波器FET(FFFET)(也被称为隧道源MOSFET)，仅举几个示例。例如，根据一些实施例，所述技术可以用于使n沟道MOSFET(NMOS)器件受益，其可以包括n-p-n或n-i-n的源极-沟道-漏极方案，其中“n”表示n型掺杂半导体材料，“p”表示p型掺杂半导体材料，并且“i”表示本征/未掺杂半导体材料(例如，其还可以包括标称未掺杂的半导体材料，包括小于1E16个原子每立方厘米(cm)的掺杂剂浓度)。在另一示例中，根据一些实施例，所述技术可以用于使p沟道MOSFET(PMOS)器件受益，其可以包括p-n-p或p-i-p的源极-沟道-漏极方案。在又一示例中，根据一些实施例，所述技术可以用于使TFET器件受益，其可以包括p-i-n或n-i-p的源极-沟道-漏极方案。在又一示例中，根据一些实施例，所述技术可以用于使FFFET器件受益，其可以包括np-i-p(或np-n-p)或pn-i-n(或pn-p-n)的源极-沟道-漏极方案。

在一些实施例中，本文所述的技术可以用于使n沟道器件(例如，NMOS)和/或p沟道器件(例如，PMOS)受益。此外，在一些实施例中，本文所述的技术可以用于使MOSFET器件、纳米线finFET器件、和/或任何其他适当的器件受益，如根据本公开将显而易见的。此外，在一些实施例中，本文所述的技术可以用于形成互补晶体管电路(例如，CMOS电路)，其中所述技术可以用于使构成CMOS电路的所包括的n沟道和p沟道晶体管中的一个或多个受益。此外，在一些实施例中，本文所述的技术可以用于使多种晶体管配置受益，例如平面和非平面配置，其中非平面配置可以包括全环栅(GAA)配置(例如，纳米线或纳米带)、或其某个组合(例如，珠状鳍状物配置)，提供几个示例。此外，在一些实施例中，所述技术可以用于各种源极/漏极(S/D)配置，例如替代材料S/D、包覆S/D、和/或任何其他适当的S/D配置，如根据本公开将显而易见的。本文所述的技术可以用于使用于其他适当应用(例如，放大、切换等)的逻辑晶体管器件或基于晶体管的器件受益。因此，本文所述的技术可以用于使多种晶体管器件受益。通常，所述技术允许晶体管利用不同的沟道材料进一步缩放，同时确保更高的工作电压、更高的驱动电流，从而改善性能。

示例性系统

图15示出了根据本公开的一些实施例的利用使用本文公开的技术形成的集成电路结构和/或晶体管器件实现的计算系统1000。可以看出，计算系统1000容纳母板1002。母板1002可以包括多个部件，包括但不限于处理器1004和至少一个通信芯片1006，每个部件可以物理且电耦合到母板1002，或以其他方式集成在其中。如将可以理解的，母板1002例如可以是任何印刷电路板，无论是主板，安装在主板上的子板，还是系统1000的唯一板等。

取决于其应用，计算系统1000可以包括可以或可以不物理且电耦合到母板1002的一个或多个其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字通用盘(DVD)等等)。包括在计算系统1000中的任何部件可以包括根据示例性实施例的使用所公开的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多个功能集成到一个或多个芯片中(例如，注意，通信芯片1006可以是处理器1004的一部分或以其他方式集成到处理器1004中)。

通信芯片1006实现用于来往于于计算系统1000的数据传输的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制的电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片1006可以实施多个无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高代的任何其他无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于近距离无线通信，例如Wi-Fi和蓝牙，而第二通信芯片1006可以专用于远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括板载电路，所述板载电路是利用使用所公开的技术形成的一个或多个集成电路结构或器件实现的，如本文中以各种方式所描述的。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。

通信芯片1006也可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例性实施例，通信芯片的集成电路管芯包括使用所公开的技术形成的一个或多个集成电路结构或器件，如本文中以各种方式所描述的。如根据本公开将理解的，注意多标准无线能力可以直接集成到处理器1004中(例如，其中将任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。进一步注意，处理器1004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。同样地，任何一个芯片或芯片组可以具有集成在其中的多个功能。

在各种实施方式中，计算系统1000可以是膝上型电脑、上网本电脑、笔记本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数码摄像机或处理数据或采用使用所公开的技术形成的一个或多个集成电路结构或器件的任何其他电子设备或系统，如本文中以各种方式所描述的。注意，提及计算系统旨在包括配置用于计算或处理信息的计算设备、装置和其他结构。

其他示例性实施例

以下示例涉及其他实施例，根据其许多排列和配置将是显而易见的。

示例1是一种半导体结构，包括基底；位于基底之上的主体，主体包括半导体材料，主体为纳米线、纳米带或纳米片的形式，并具有第一端部和第二端部；在第一端部与第二端部之间环绕主体的栅极结构，栅极结构包括栅电极和栅电极与主体之间的栅极电介质；与第一端部横向相邻并与第一端部接触的源极区；与第二端部横向相邻并与第二端部接触的漏极区；位于栅极结构的相对侧上的第一间隔物材料，第一间隔物材料位于主体的第一端部上方；以及位于栅极结构的相对侧上和主体的第一端部下方的第二间隔物材料；其中(i)第二间隔物材料在组分上与第一间隔物材料不同，或者(ii)第二间隔物材料与第一间隔物材料相同，第二间隔物材料还竖直位于源极区的底表面下方并与源极区的底表面接触，以及竖直位于漏极区的底表面下方并与漏极区的底表面接触。

示例2包括示例1的主题，其中第二间隔物材料在组分上与第一间隔物材料不同。

示例3包括示例1的主题，其中第二间隔物材料与第一间隔物材料相同，第二间隔物材料还竖直位于源极区的底表面下方并与源极区的底表面接触，以及竖直位于漏极下方并与漏极区的底表面接触。

示例4包括示例1-3中的任一个的主题，其中主体是在源极区与漏极区之间水平延伸的两个或更多个主体中的第一主体。

示例5包括示例4的主题，其中两个或更多个主体布置成间隔开的竖直叠置体，并且第一间隔物材料位于两个或更多个纳米线主体中的一个或多个的第一端部下方。

示例6包括示例1-5中的任一个的主题，其中所述主体是纳米带。

示例7是一种集成电路，包括基底；第一晶体管结构，具有基底上的第一源极、基底上的第一漏极、在第一源极与第一漏极之间的基底之上延伸的第一宽度的第一主体、以及在第一主体的第一端部与第二端部之间环绕第一主体的第一栅极结构，其中第一栅极结构包括第一栅电极和栅电极与第一主体之间的第一栅极电介质；第二晶体管结构，具有基底上的第二源极、基底上的第二漏极、在第二源极与第二漏极之间的基底之上延伸的第二宽度的第二主体、以及在第二主体的第一端部与第二端部之间环绕第二主体的第二栅极结构，其中第二栅极结构包括第二栅电极和栅电极与第二主体之间的第二栅极电介质；第一间隔物材料，在第一主体的第一端部上方与第一栅极结构接触，并且在第二主体的第一端部上方与第二栅极结构接触；以及位于第一主体的第一端部下方和第二主体的第一端部下方的第二间隔物材料，在第一晶体管结构和第二晶体管结构中相邻于栅极结构的第二间隔物材料与相邻于栅极结构的第一间隔物材料共线。

示例8包括示例7的主题，其中第二宽度是第一宽度的至少两倍。

示例9包括示例7的主题，其中第二宽度是第一宽度的至少五倍。

示例10包括示例7的主题，其中第二宽度是第一宽度的至少十倍。

示例11包括示例7-10中的任一个的主题，其中第一主体是纳米线，并且第二主体是纳米带或纳米片。

示例12包括示例7-11中的任一个的主题，其中第一间隔物材料在组分上与第二间隔物材料不同。

示例13包括示例7-12中的任一个的主题，其中基底在第一晶体管结构的源极和漏极下方以及第二晶体管结构的源极和漏极下方限定凹槽，第二间隔物材料位于第一晶体管结构的源极和漏极下方以及第二晶体管结构的源极和漏极下方的凹槽中。

示例14包括示例7-13中的任一个的主题，其中在第一晶体管结构和第二晶体管结构中，第二间隔物材料竖直位于源极区的底表面下方且与源极区的底表面接触，以及竖直位于漏极区的底表面下方且与漏极区的底表面接触。

示例15包括示例7-14中的任一个的主题，其中第二间隔物材料具有到第一晶体管结构中的栅极结构的第一横向厚度和到第二晶体管结构中的栅极结构的第二横向厚度，第一横向厚度与第二横向厚度相差不大于1nm。

示例16包括示例15的主题，其中第一横向厚度与第二横向厚度相差不大于0.5nm。

示例17包括示例7-16中的任一个的主题，其中第一主体是主体的第一竖直叠置体中的两个或更多个主体中的一个，第二主体是主体的第二竖直叠置体中的两个或更多个主体中的一个。

示例18是一种形成纳米线晶体管的方法，所述方法包括在基底上提供具有鳍状物的半导体结构，所述鳍状物具有叠层，所述叠层具有交替的半导体材料层和牺牲材料层，所述半导体结构还包括位于鳍状物上的在鳍状物的源极区与漏极区之间的虚设栅电极；沉积第一层间隔物材料；去除鳍状物的源极区和漏极区，将叠层的部分留在虚设栅电极下方；深蚀刻牺牲材料以在虚设栅电极下方的叠层的所述部分中的半导体材料的端部下方限定空腔；在空腔中沉积第二间隔物材料；蚀刻第二间隔物材料以暴露虚设栅电极下方的叠层的所述部分中的半导体材料的末端；以及形成与虚设栅电极下方的叠层的所述部分中的半导体材料的末端接触的替代源极和替代漏极。

示例19包括示例18的主题，并且还包括在沉积第二层间隔物材料之前去除第一层间隔物材料。

示例20包括示例18或19的主题，其中沉积第二间隔物材料包括选择第二间隔物材料以在组分上与第一间隔物材料不同。

示例21包括示例18-20中的任一个的主题，其中去除源极区和漏极区在基底中限定凹槽，并且形成替代源极和替代漏极包括在凹槽中的一个中形成替代源极的底表面，在凹槽中的另一个中形成替代漏极的底表面。

示例22包括示例21的主题，其中深蚀第二间隔物材料包括在基底中的凹槽中留下第二间隔物材料的残留层。

示例23包括示例18-22中的任一个的主题，并且还包括去除虚设栅极结构；释放沟道区中的半导体材料的纳米线；以及形成环绕沟道区中的纳米线的替代栅极结构。

示例24包括示例18-23中的任一个的主题，并且还包括在替代源极上形成源极触点；以及在替代漏极上形成漏极触点。

示例25包括示例18-24中的任一个的主题，并且还包括将掺杂剂注入到源极区和漏极区中。

示例26包括示例25的主题，其中注入掺杂剂包括将掺杂剂选择为在半导体材料中发现的物质、在牺牲材料中发现的物质、或惰性物质。

示例27包括示例18-26中的任一个的主题，其中提供半导体结构包括提供具有第一鳍状物宽度的第一鳍状物的第一半导体结构，以及提供具有与第一鳍状物宽度不同的第二鳍状物宽度的第二鳍状物的第二半导体结构。

示例28包括示例27的主题，其中深蚀牺牲材料以限定空腔包括限定横向延伸到距离竖直位于虚设栅电极下方的沟道区的边缘的预定横向距离内的空腔。

示例29包括示例28的主题，其中预定横向距离小于2nm。

示例30包括示例28的主题，其中预定横向距离小于1nm。

示例31包括示例28的主题，其中预定横向距离小于0.5nm。

示例32是一种集成电路，包括具有第一主体宽度并具有第一端部和第二端部的第一主体；具有大于第一主体宽度的第二主体宽度的第二主体，第二主体具有第一端部和第二端部；在第一端部与第二端部之间环绕第一主体和第二主体的栅极结构，栅极结构包括栅电极和栅极电介质；与第一主体的第一端部和第二主体的第一端部接触的源极；与第一主体的第二端部和第二主体的第二端部接触的漏极；在第一主体和第二主体的第一端部上方与栅极结构横向相邻的栅极间隔物，栅极间隔物包括第一间隔物材料；以及位于第一主体的第一端部下方和第二主体的第一端部下方的空腔间隔物，空腔间隔物包括第二间隔物材料。

示例33包括示例32的主题，其中第一空腔间隔物和第二空腔间隔物具有一致的横向厚度。

示例34包括示例32或33的主题，其中第一间隔物材料在组分上与第二间隔物材料不同。

示例35包括示例34的主题，其中第二间隔物材料位于源极的底表面下方并与源极的底表面接触，以及位于漏极的底表面下方并与漏极的底表面接触。

示例36包括示例32-35中的任一个的主题，其中空腔间隔物与第一主体的第一端部上方的栅极间隔物共线，以及与第二主体的第一端部上方的栅极间隔物共线。

示例37包括示例32-36中的任一个的主题，其中第一主体是主体的第一竖直叠置体中的两个或更多个主体中的一个，并且第二主体是主体的第二竖直叠置体中的两个或更多个主体中的一个。

示例38包括示例32-37中的任一个的主题，其中第一主体是纳米线，并且第二主体是纳米带或纳米片。

示例39包括示例32-38中的任一个的主题，其中第二宽度是第一宽度的至少两倍。

示例40包括示例39的主题，其中第二宽度是第一宽度的至少五倍。

示例41包括示例39的主题，其中第二宽度是第一宽度的至少十倍。

示例42是一种集成电路，包括具有第一宽度的纳米线；具有大于第一宽度的第二宽度的纳米带；环绕纳米线并环绕纳米带的栅极结构；与纳米线的第一端部和纳米带的第一端部接触的源极；与纳米线的第二端部和纳米带的第二端部接触的漏极；第一材料的栅极间隔物，设置成在纳米线的第一端部上方和纳米带的第一端部上方与栅极结构横向相邻；第二材料的第一空腔间隔物，设置在纳米线的第一端部下方；第二材料的第二空腔间隔物，设置在纳米带的第一端部下方。

示例43包括示例42的主题，其中第一空腔间隔物和第二空腔间隔物具有一致的横向厚度。

示例44包括示例42或43的主题，其中第一材料在组分上与第二材料不同。

示例45包括示例44的主题，其中第二材料位于源极的底表面下方并与源极的底表面接触，以及位于漏极的底表面下方并与漏极的底表面接触。

示例46包括示例42-45中的任一个的主题，其中空腔间隔物与纳米线的第一端部上方的栅极间隔物共线，以及与纳米带的第一端部上方的栅极间隔物共线。

示例47包括示例42-46中的任一个的主题，其中第一纳米线是纳米线的第一竖直叠置体中的两个或更多个纳米线中的一个，并且纳米带是纳米带的竖直叠置体中的两个或更多个纳米带中的一个。

示例48包括示例42-47中的任一个的主题，其中第二宽度是第一宽度的至少两倍。

示例49包括示例48的主题，其中第二宽度是第一宽度的至少五倍。

示例50包括示例48的主题，其中第二宽度是第一宽度的至少十倍。

示例51是一种集成电路管芯，包括权利要求1-6中任一项的半导体结构和/或权利要求7-17和32-50中任一项的集成电路。

示例52包括示例51的主题，其中集成电路管芯是通信芯片。

示例53包括示例51的主题，其中集成电路管芯是触摸屏控制器。

示例54包括示例51的主题，其中集成电路管芯是存储器。

示例55是一种计算系统，包括权利要求7-17和32-50中任一项的集成电路。

示例56包括示例55的主题，其中集成电路是通信芯片的部分。

示例57包括示例55的主题，其中集成电路是触摸屏控制器的部分。

示例58包括示例55的主题，其中集成电路是存储器。

已经出于例示和说明的目的呈现了示例性实施例的前述说明。其并非旨在是穷举的或将本公开限于所公开的精确形式。鉴于本公开，许多修改和变化都是可能的。意在使本公开的范围不受该具体实施方式的限制，而是受所附权利要求的限制。要求本申请的优先权的未来提交的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括如本文中以各种方式公开或以其他方式展示的一个或多个限制的任何集合。